4. D-PHY 电气特性
MIPI D-PHY 是摄像头与 SoC 之间最常用的物理层接口。调试链路时，若电气特性不达标，即使协议配置正确，也无法建立稳定通信。本章聚焦 D-PHY 的核心电气参数：差分信号机制、HS（高速）与 LP（低功耗）双模式切换、电压摆幅与共模电压规范，以及端接电阻匹配的工程实践。
调试核心观点： D-PHY 的电气故障通常表现为“能识别设备但无法传图”或“高帧率下出现行条纹”。排查时，先用示波器测量 HS 摆幅和共模电压，再检查端接电阻是否匹配，这是最有效的排障路径。
4.1 差分信号与双线结构
D-PHY 使用差分信号传输，每个通道由 Dp（正极）和 Dn（负极）两条线组成。接收端检测的是两线之间的电压差 VID = VDp - VDn，而非单端对地电压。差分结构带来两大优势：
- 共模噪声抑制： 外部电磁干扰同时耦合到 Dp 和 Dn，差分相减后噪声被抵消。
- 低电压摆幅： 仅需 200 mV 左右的差分摆幅即可可靠传输，功耗远低于单端 LVTTL。
4.2 HS（高速）与 LP（低功耗）模式
D-PHY 支持两种工作模式，通过电压状态组合来区分：
| 模式 | 用途 | 电压摆幅 | 数据速率 | 驱动方式 |
|---|---|---|---|---|
| HS（高速） | 传输像素数据 | 差分 200 mV（典型） | 80 Mbps ~ 4.5 Gbps | 电流驱动，差分对 |
| LP（低功耗） | 控制信号、总线周转 | 单端 0 ~ 1.2 V | ≤ 10 Mbps | 电压驱动，单端 |
调试提示： 示波器测量时，HS 模式应使用差分探头（或两通道数学减法），LP 模式使用单端探头对地测量。切勿用单端探头直接测量 HS 差分信号，否则测得的摆幅仅为实际值的一半。
4.2.1 模式切换与 LP 状态机
D-PHY 的 LP 模式通过 Dp 和 Dn 的电压组合定义四种总线状态：
- LP-00： Dp=0, Dn=0 → 高速模式关闭
- LP-01： Dp=0, Dn=1 → 高速模式请求
- LP-10： Dp=1, Dn=0 → 高速模式退出
- LP-11： Dp=1, Dn=1 → 空闲状态
从 LP 进入 HS 的时序序列为：LP-11 → LP-01 → LP-00 → HS 开始。退出 HS 时：HS 结束 → LP-00 → LP-10 → LP-11。任何状态跳转异常都会导致链路无法建立。
4.3 电压摆幅与共模电压
4.3.1 HS 模式电压参数
HS 模式下，D-PHY 使用电流驱动，典型参数如下：
| 参数 | 符号 | 最小值 | 典型值 | 最大值 | 单位 |
|---|---|---|---|---|---|
| HS 差分摆幅 | VOD | 140 | 200 | 270 | mV |
| HS 共模电压 | VCM | 150 | 200 | 250 | mV |
| HS 单端高电平 | VIH | — | VCM + VOD/2 | 360 | mV |
| HS 单端低电平 | VIL | — | VCM - VOD/2 | — | mV |
常见故障： 若示波器测得的 HS 差分摆幅低于 140 mV，接收端将无法可靠识别数据。常见原因包括：PCB 走线过长导致信号衰减、端接电阻偏差过大、或发送端驱动电流配置错误。务必在靠近接收端引脚处测量。
4.3.2 LP 模式电压参数
LP 模式使用单端电压驱动，逻辑电平以 1.2V 为参考：
- 逻辑 1（高电平）： VIH ≥ 880 mV，典型 1.2V
- 逻辑 0（低电平）： VIL ≤ 550 mV，典型 0V
- 阈值区间： 550 mV ~ 880 mV 为不确定区，应避免停留
LP 模式不要求差分，但 Dp 和 Dn 的电压必须满足上述单端阈值。调试时若发现 LP 状态机卡死，优先检查 LP 电平是否落在阈值区间内。
4.4 端接电阻匹配
端接电阻是 D-PHY 链路稳定性的关键。HS 模式下，接收端必须在 Dp 和 Dn 之间跨接 100 Ω 差分电阻，用于吸收信号能量、消除反射。
| 项目 | 规范值 | 允许偏差 | 影响 |
|---|---|---|---|
| 差分端接电阻 | 100 Ω | ±10% | 偏差过大 → 信号反射 → 眼图闭合 |
| PCB 差分阻抗 | 100 Ω | ±15% | 阻抗不连续 → 回波损耗 → 误码 |
| LP 模式端接 | 高阻（> 50 kΩ） | — | LP 模式不启用端接，避免拉低电平 |
4.4.1 端接电阻的工程实现
实际硬件中，端接电阻有两种实现方式：
- 片内端接（OCT）： 接收端 SoC 内部集成可编程端接电阻，通过寄存器控制是否使能。优点是节省 PCB 空间，缺点是精度受工艺影响。
- 片外端接： 在靠近接收端引脚处放置 100 Ω ±1% 的精密电阻。优点是精度高、温度稳定性好，缺点是占用 PCB 面积。
调试建议： 使用片内端接时，务必确认 SoC 的端接使能寄存器已正确配置。常见错误是端接未使能，导致 HS 信号因无负载而摆幅异常增大（超过 400 mV），反而使接收端过载。
4.5 电气特性调试清单
以下清单总结了 D-PHY 电气调试的关键检查点，建议在链路调试前逐项确认：
- 差分摆幅检查： 使用差分探头测量接收端引脚处 VOD，确保在 140~270 mV 范围内。
- 共模电压检查： 测量 VCM，确认在 150~250 mV 之间。若偏离，检查发送端共模反馈电路。
- 端接电阻验证： 断电状态下用万用表测量 Dp 与 Dn 之间的直流电阻，应为 100 Ω ±10%。
- LP 电平检查： 测量 LP 模式下 Dp 和 Dn 对地电压，确保逻辑 1 > 880 mV，逻辑 0 < 550 mV。
- 模式切换时序： 用示波器捕获 LP→HS 切换过程，确认 LP-11 → LP-01 → LP-00 → HS 序列完整。
- PCB 阻抗验证： 使用 TDR（时域反射计）测量差分走线阻抗，目标 100 Ω ±15%。
实战经验： 某项目调试时发现高帧率下图像出现周期性条纹，最终定位为 PCB 差分阻抗仅 85 Ω，导致信号反射叠加。将端接电阻调整为 90 Ω 后，眼图裕量从 12% 提升至 38%，问题解决。电气特性调试是 MIPI 链路稳定的基石，不可跳过。