3、版图设计基础：从设计规则到一致性检查
版图（Layout）是原理图到物理实现的桥梁，也是功率放大器（PA）从“仿真优秀”走向“实测达标”的关键关卡。在射频微波频段，版图不再只是“连线图”，而是决定寄生参数、耦合路径和热分布的分布式元件网络。本章聚焦版图设计规则、寄生效应机理、布局对PA性能的影响，以及版图与原理图的一致性检查方法，帮助学员建立“版图即电路”的工程认知。
3.1 版图设计规则：从工艺约束到射频优化
版图设计规则是工艺厂（Foundry）为保证可制造性和良率而制定的几何约束，但在射频PA设计中，这些规则不仅是“及格线”，更是性能优化的起点。常见的规则包括最小线宽/线距、金属层厚度与方块电阻、过孔尺寸与密度、介质层厚度、天线规则等。对于PA而言，最关键的规则往往不是最小线宽，而是电流密度限制和接地通孔数量。
例如，一个输出功率为+30dBm（1W）的PA，在50Ω系统中，峰值电压可达10V，峰值电流可达0.2A。若顶层金属的电流密度上限为1mA/μm，则金属走线宽度至少需要200μm，这在实际版图中往往不可接受。因此，工程师通常采用多层金属并联或宽短走线来降低电流密度。此外，射频走线应避免直角转弯，采用45°或圆弧过渡，以减少不连续性反射。
| 设计规则项 | 典型值（GaAs pHEMT） | 典型值（CMOS SOI） | 对PA性能影响 |
|---|---|---|---|
| 顶层金属厚度 | 3-4 μm | 3-5 μm（再分布层） | 决定金属损耗和Q值 |
| 最小线宽 | 1-2 μm | 0.8-2 μm | 影响寄生电阻和电流密度 |
| 过孔尺寸 | 2×2 μm | 1×1 μm | 过孔电感约10-30 pH |
| 接地通孔密度 | ≥1个/100μm² | ≥1个/50μm² | 降低接地电感，提升稳定性 |
| 介质层厚度 | 0.2-0.5 μm | 0.3-1 μm | 决定寄生电容大小 |
3.2 寄生效应：版图中看不见的“电路元件”
寄生效应是版图与原理图性能差异的根源。在PA工作频率（如2.4GHz、5.8GHz或28GHz）下，几pH的电感和几十fF的电容都会显著影响匹配网络和谐波抑制。寄生效应主要包括三类：寄生电容、寄生电感和耦合效应。
3.2.1 寄生电容
寄生电容主要来源于走线与地平面之间的平板电容、走线之间的边缘电容，以及晶体管电极之间的交叠电容。对于PA的输入匹配网络，寄生电容会改变输入阻抗的虚部，导致匹配频率偏移。例如，一个标称2pF的MIM电容，若其下极板到地的寄生电容为0.3pF，则实际谐振频率会偏移约8%。
3.2.2 寄生电感
寄生电感主要来源于过孔、键合线和走线自身。在PA输出匹配网络中，电感值通常为1-5nH，而一个过孔的寄生电感就有10-30pH，看似占比不大，但在毫米波频段（28GHz），30pH电感的感抗约为5.3Ω，足以引起明显的失配。更关键的是源极接地电感，它引入了负反馈，降低了增益，并可能引发稳定性问题。
3.2.3 耦合效应
耦合效应包括相邻走线间的磁场耦合（互感）和电场耦合（互容）。在PA版图中，输出走线的大信号往往通过衬底或空间耦合到输入走线，形成正反馈，导致自激振荡。典型的对策包括：输入输出走线分置两侧、增加地屏蔽线、拉开间距（≥3倍线宽）。
3.3 版图布局对PA性能的影响
版图布局决定了寄生参数的分布和热流路径，直接影响PA的增益、效率、带宽、稳定性和谐波抑制。以下是几个关键布局原则：
- 对称性布局：对于差分PA或推挽结构，版图必须严格对称，否则偶次谐波抑制会恶化。例如，差分PA的版图不对称会导致二次谐波从-40dBc恶化到-25dBc。
- 功率管分区：大功率PA通常采用多指（Multi-finger）结构，将晶体管分成多个单元并联。版图应使每个单元的馈电路径等长，避免电流分配不均。
- 匹配网络紧凑化：匹配网络中的电感应尽量远离有源器件，避免磁场耦合到晶体管。同时，电感下方不应放置其他金属走线，以免形成涡流损耗。
- 热分布考虑：PA的功耗密度高，版图应设置热通孔阵列，将热量传导至背面散热片。热通孔同时也能降低接地电感，一举两得。
| 布局策略 | 性能影响 | 设计代价 |
|---|---|---|
| 输入输出隔离（间距≥100μm） | 提高稳定性，减少反馈 | 面积增大 |
| 电源/地走线加宽 | 降低IR压降，减少电源调制 | 布线资源占用 |
| 匹配电感下方挖空 | 提高Q值，减少衬底损耗 | 机械强度下降 |
| 晶体管单元交错布局 | 改善热均匀性，降低峰值结温 | 布线复杂度增加 |
3.4 版图与原理图的一致性检查（LVS）
LVS（Layout vs. Schematic）检查是确保版图与原理图逻辑一致的必要步骤。对于PA设计，LVS不仅是“通过”或“不通过”的二元判断，更是一个发现寄生问题和连接错误的机会。完整的LVS流程包括：
- 器件识别：检查版图中的晶体管、电阻、电容、电感是否与原理图中的器件类型和尺寸一致。特别注意晶体管的指数和总栅宽。
- 节点连接检查：确保所有网络连接正确，无悬空节点、无短路。对于PA，重点检查电源、地和射频输入输出节点。
- 寄生提取：在LVS通过后，进行寄生参数提取（PEX），生成包含寄生RLC的网表，用于后仿真。
- ERC检查：检查天线效应、闩锁效应、静电放电（ESD）保护结构是否完备。
为了提升LVS效率，建议在版图设计过程中分模块进行LVS，而不是等整个版图完成后再做。例如，先对功率管单元做LVS，再对偏置电路做LVS，最后整体合并。这样可以将问题定位到具体模块，避免“大海捞针”。