2. DRAM芯片基础：核心单元与工作原理
DRAM（动态随机存取存储器）的良率爬坡，必须从最底层的存储单元结构开始理解。本章聚焦于DRAM的1T1C单元、阵列架构、读写操作及刷新机制，这些是后续工艺缺陷分析和良率提升的物理基础。
2.1 1T1C存储单元结构
DRAM存储单元由 1个晶体管（1T） 和 1个电容器（1C） 组成，因此称为1T1C结构。这是DRAM区别于SRAM（6T）的核心特征，也是其高密度、低成本但需要刷新的根本原因。
良率关键点： 1T1C单元中，电容器的漏电、晶体管的关断电流（Ioff）以及存储节点接触电阻，是影响数据保持时间（Retention Time）和良率的三大核心参数。
工艺节点提示： 随着制程微缩，电容器从平面电容演变为深沟槽电容（Deep Trench）或堆叠电容（Stacked Capacitor），以在有限面积内维持足够的电容量（通常要求 > 25 fF/cell）。
1T1C单元结构分解
| 组件 | 材料/结构 | 功能 | 良率相关失效模式 |
|---|---|---|---|
| 晶体管（Access Transistor） | NMOS，栅极多晶硅/金属 | 控制字线（WL）对存储节点的访问 | 栅氧化层击穿、短沟道效应、Ioff过大 |
| 电容器（Storage Capacitor） | 高k介质（如ZrO₂/Al₂O₃/ZrO₂）+ 金属电极 | 以电荷形式存储数据（0或1） | 介质漏电、极板短路、电容值不足 |
| 存储节点（Storage Node） | 多晶硅或金属接触 | 连接晶体管漏极与电容器下极板 | 接触电阻异常、空洞、桥接 |
| 位线接触（BL Contact） | 钨（W）插塞 | 连接晶体管源极到位线（BL） | 接触孔未完全打开、金属残留 |
1T1C单元结构SVG示意图
2.2 存储阵列架构
DRAM芯片将数亿个1T1C单元组织成 存储阵列（Memory Array）。阵列架构直接影响芯片面积效率、访问速度和良率。
阵列组织方式
- Bank（存储体）： 芯片内部独立的存储区块，每个Bank可独立激活、读写，支持多Bank并行操作以提高带宽。
- Row（行）与Column（列）： 同一行共享一条字线（WL），同一列共享一条位线（BL）。
- 子阵列（Sub-array）： 为减少WL和BL的RC延迟，大Bank被划分为多个子阵列，每个子阵列有独立的Sense Amplifier（感测放大器）。
- 冗余单元（Redundancy）： 每行/列预留若干冗余单元，用于替换工艺缺陷单元，是良率提升的关键手段。
阵列架构参数对比
| 参数 | 典型值（DDR4/DDR5） | 良率影响 |
|---|---|---|
| Bank数量 | 8 ~ 16 | 多Bank提升吞吐，但增加外围电路面积 |
| 行数（Rows） | 32K ~ 64K | 行数越多，WL RC延迟越大，tRCD增加 |
| 列数（Columns） | 512 ~ 1024 | 列数影响页面大小（Page Size） |
| 子阵列大小 | 512行 × 512列 | 子阵列过大会导致感测信号margin下降 |
| 冗余行/列比例 | 1% ~ 3% | 比例过低则修复能力不足，良率受限 |
存储阵列架构SVG示意图
2.3 读写操作原理
DRAM的读写操作基于 电荷共享（Charge Sharing） 和 感测放大（Sense Amplification） 原理。理解这一过程，是分析读写良率失效的根本前提。
读操作流程
- 预充电（Precharge）： 将位线（BL）和参考位线（BLB）预充电至 Vdd/2（约0.5V~0.6V）。
- 字线激活（WL Activation）： 将目标行字线升压至 Vpp（约2.5V~3.0V），导通该行所有存取晶体管。
- 电荷共享： 存储电容上的电荷与位线寄生电容共享，使BL电压产生微小变化（ΔV ≈ 100~200 mV）。
- 感测放大（Sense Amplifier Latch）： 感测放大器检测BL与BLB之间的微小电压差，并迅速将其放大至满摆幅（0V 或 Vdd）。
- 列选择（Column Select）： 通过列地址译码，将目标列的数据从感测放大器输出到数据总线。
- 回写（Write-back）： 读操作是破坏性的，感测放大器将数据重新写回存储电容。
写操作流程
- 行激活（Row Activation）： 同读操作步骤1~2，先激活目标行。
- 数据驱动： 将待写入的数据通过数据总线驱动到目标列的BL上。
- 电容充电： 通过导通的存取晶体管，将数据电压写入存储电容（写1：Vdd；写0：0V）。
- 字线关闭： 降低WL电压，关断存取晶体管，将数据锁存在电容中。
良率陷阱： 读操作中，若存储电容值不足（Ccell < 20 fF）或位线寄生电容过大（CBL > 200 fF），电荷共享产生的ΔV会小于感测放大器的失调电压（Vos），导致读数据错误。这是DRAM良率爬坡中常见的“感测margin不足”失效。
读写操作时序参数
| 参数 | 全称 | 典型值（DDR5） | 良率相关 |
|---|---|---|---|
| tRCD | RAS to CAS Delay | 12~16 ns | WL RC延迟过大 → tRCD退化 |
| tCL | CAS Latency | 10~14 ns | 感测放大器速度不足 → tCL退化 |
| tRP | Row Precharge Time | 12~16 ns | 预充电电路驱动能力不足 → tRP退化 |
| tWR | Write Recovery Time | 15~30 ns | 电容充电时间不足 → 写后数据保持失效 |
读写操作原理SVG流程图
2.4 刷新机制
DRAM的“动态”特性源于电容漏电。即使晶体管完全关断，存储电容上的电荷也会通过 PN结漏电、栅极漏电 和 介质漏电 逐渐流失。因此，DRAM必须定期 刷新（Refresh） 以维持数据。
刷新类型
| 刷新类型 | 操作方式 | 典型周期 | 良率影响 |
|---|---|---|---|
| 自动刷新（Auto Refresh, REF） | 内部地址计数器逐行刷新，由CKE控制 | tREFI = 7.8 μs（DDR5） | 刷新效率影响可用带宽 |
| 自刷新（Self Refresh, SRE） | 进入低功耗模式，内部定时器触发刷新 | tREFI = 3.9 μs（高温模式） | 高温下漏电加剧，需缩短刷新间隔 |
| 定向刷新（Targeted Refresh, TRR） | 针对行锤（Row Hammer）攻击的相邻行进行额外刷新 | 根据访问模式动态调整 | 行锤效应导致相邻行数据翻转，是先进制程良率新挑战 |
刷新与数据保持时间（tRET）
数据保持时间（Retention Time, tRET）是衡量DRAM单元漏电特性的关键良率指标。标准要求所有单元在 85℃ 下至少保持数据 64 ms（即64 ms内完成8192行刷新）。
良率爬坡核心： tRET失效是DRAM良率损失的最大来源之一。失效单元通常表现为“弱位”（Weak Bit），其保持时间远低于64 ms。通过优化工艺（如减少PN结漏电、改善电容介质质量）和修复（冗余替换），可显著提升tRET良率。