1. DRAM产业概述
1.1 全球DRAM市场格局
DRAM（动态随机存取存储器）是半导体存储器中市场规模最大、技术迭代最快的细分领域。2024年全球DRAM市场规模已超过800亿美元，占整个半导体存储器市场的55%以上。该行业呈现高度集中的寡头垄断格局，前三大厂商合计占据超过95%的市场份额。
| 排名 | 厂商 | 2024年市占率 | 总部所在地 | 主力制程节点 |
|---|---|---|---|---|
| 1 | 三星电子 | 42% | 韩国 | 1z nm / 1a nm / 1b nm |
| 2 | SK海力士 | 31% | 韩国 | 1z nm / 1a nm / 1b nm |
| 3 | 美光科技 | 23% | 美国 | 1z nm / 1α nm / 1β nm |
| 其他 | 南亚科、华邦、力积电等 | 4% | 中国台湾 | 2x nm ~ 1z nm |
关键洞察： 三星与SK海力士合计占据73%的市场份额，韩国在DRAM产业中具有主导地位。美光作为唯一非韩系主力厂商，在1β nm节点上已实现量产追赶。
1.2 主要厂商技术路线对比
DRAM工艺节点从早期的2x nm（20~29nm）演进至目前的1b nm（约12~13nm），每代节点通过微缩线宽、优化电容结构、降低漏电流来提升存储密度和能效。下表对比了三家头部厂商在关键节点的技术路线差异：
| 技术节点 | 三星 | SK海力士 | 美光 | 关键特征 |
|---|---|---|---|---|
| 1z nm | 量产（2019） | 量产（2019） | 量产（2020） | EUV首次导入；DDR5/LPDDR5 |
| 1a nm | 量产（2021） | 量产（2021） | 量产（2022） | HKMG（高K金属栅极）导入；漏电降低30% |
| 1b nm | 量产（2023） | 量产（2023） | 量产（2024） | EUV多层应用；电容结构优化；速度提升15% |
| 1c nm | 研发中 | 研发中 | 研发中 | 预计2025~2026年量产；新材料/新架构 |
良率工程师视角： 每一代节点从研发到良率爬坡至成熟（>90%良率）通常需要18~24个月。1a nm节点由于首次引入HKMG工艺，初期良率爬坡面临栅极氧化层均匀性和金属填充缺陷两大挑战。
1.3 DRAM在半导体行业中的战略地位
DRAM不仅是消费电子、PC、服务器的核心部件，更是人工智能、云计算、自动驾驶等新兴基础设施的算力基石。其战略地位体现在以下四个维度：
- 算力瓶颈的缓冲器： CPU/GPU算力每年增长约40%，而DRAM带宽增长仅约25%，存储墙（Memory Wall）问题日益突出。
- 半导体资本支出的风向标： 三星、SK海力士、美光每年资本支出合计超过500亿美元，占全球半导体设备投资的30%以上。
- 先进工艺的试验田： DRAM是EUV光刻、HKMG、3D堆叠等先进工艺最先大规模量产的应用领域。
- 地缘科技博弈的焦点： DRAM产能分布高度集中于韩国，各国政府纷纷出台政策扶持本土存储产业，降低供应链风险。
良率爬坡的挑战： DRAM工艺良率爬坡的难度随节点微缩呈指数级上升。1b nm节点的关键工艺步骤超过800道，其中光刻层数超过70层，任何一层的关键尺寸（CD）偏移或缺陷密度超标都会导致整体良率骤降。良率提升工程师需要同时管理工艺窗口、缺陷控制和电性参数三个维度的优化。
1.4 DRAM工艺技术演进路线图
下图展示了从2x nm到1c nm的DRAM工艺演进路线，以及各代节点在存储密度、功耗和性能方面的关键里程碑：
1.5 DRAM战略地位与良率爬坡的关联
DRAM的战略地位决定了其良率爬坡具有极高的商业紧迫性。以一座月产能10万片的12英寸DRAM晶圆厂为例，良率每提升1个百分点，每月可增加约1500万美元的营收。因此，良率提升工程师的工作直接关系到企业的盈利能力和市场竞争力。
核心结论： DRAM产业的高集中度、高技术壁垒和高资本投入特性，使得良率爬坡成为决定厂商能否在下一代节点竞争中取得先机的关键战役。本课程后续章节将围绕1a/1b nm节点的实际良率爬坡案例，深入剖析工艺窗口优化、缺陷控制、电性参数调试等核心工程实践。