2. 半导体制造与良率基础：晶圆制造流程简介、良率定义与计算、良率损失分类
半导体制造是一个将设计蓝图转化为物理芯片的复杂过程，涉及数百道精密工序。理解制造流程是定位良率问题的前提，而良率的定义与分类则是失效分析的量化基础。本章将系统梳理晶圆制造的核心流程、良率的数学定义以及良率损失的两大类型。
2.1 晶圆制造核心流程
典型的CMOS（互补金属氧化物半导体）晶圆制造流程可概括为以下主要模块。每个模块都可能引入特定的缺陷类型，是后续SEM/EDS与电性测试联合诊断的重点关注区域。
关键认知： 失效分析工程师必须熟悉流程顺序，因为缺陷的“层间位置”和“工艺步骤归属”是判断失效根因的核心线索。
| 流程模块 | 关键工艺举例 | 常见引入缺陷 |
|---|---|---|
| 衬底制备 | 晶棒生长、切片、研磨、CMP | 位错、表面划伤、金属沾污 |
| 浅槽隔离 (STI) | 刻蚀、氧化硅填充、CMP | 缝隙、氧化物空洞、CMP碟形缺陷 |
| 栅极堆叠 | 栅氧化层生长、多晶硅/金属沉积、光刻、刻蚀 | 针孔、多晶硅残留、栅极线宽异常 |
| 源/漏极与接触 | 离子注入、退火、硅化物形成、接触孔刻蚀 | 注入剂量偏移、硅化物结尖刺、接触孔底残留 |
| 互连层 (BEOL) | 介质沉积、通孔/沟槽刻蚀、铜电镀、CMP | 空洞、桥接、金属残留、通孔未打开 |
| 钝化与测试 | 氮化硅沉积、焊盘开窗、CP测试 | 钝化层裂纹、焊盘腐蚀、探针划伤 |
2.2 良率定义与计算
良率是衡量制造效率和盈利能力的最核心指标。在失效分析中，良率数据是启动分析流程的“触发器”。
2.2.1 关键良率指标
| 指标名称 | 英文缩写 | 定义 | 计算公式 |
|---|---|---|---|
| 晶圆良率 | LY | 通过电性测试的芯片数 / 晶圆上总芯片数 | LY = (Good Dies / Total Dies) × 100% |
| 封装良率 | PY | 封装后通过最终测试的芯片数 / 投入封装芯片数 | PY = (Passed PKG / Input PKG) × 100% |
| 最终测试良率 | FTY | 通过最终测试的芯片数 / 总测试芯片数 | FTY = (Passed FT / Total FT) × 100% |
| 累计良率 | CY | 从晶圆到最终测试的累积通过率 | CY = LY × PY × FTY |
2.2.2 良率模型：泊松模型
在理想随机缺陷分布假设下，芯片良率与缺陷密度和芯片面积的关系可用泊松模型描述：
Y = e^(-D₀ × A)
其中：
Y = 芯片良率 (Chip Yield)
D₀ = 缺陷密度 (Defect Density, 单位: defects/cm²)
A = 芯片面积 (Chip Area, 单位: cm²)
分析启示： 当良率低于泊松模型预测值时，通常表明存在系统性良率损失（如光刻对准偏移、工艺窗口不足），而非随机缺陷主导。
2.3 良率损失分类：系统性 vs 随机性
准确区分良率损失的类型，决定了失效分析的策略和资源投入方向。两类损失的根源、分布特征和排查方法截然不同。
| 对比维度 | 系统性良率损失 | 随机性良率损失 |
|---|---|---|
| 根本原因 | 工艺参数偏移、设备故障、设计-工艺交互 | 颗粒、微尘、随机材料缺陷 |
| 空间分布 | 晶圆内/批次内呈现规律性（如边缘、中心、象限） | 晶圆内随机分布，无明确空间相关性 |
| 时间特征 | 与工艺时间、设备维护周期、批次号强相关 | 时间上无明显规律，服从泊松分布 |
| 失效模式 | 通常为参数性失效（如Idsat偏大、Vtmin偏移） | 通常为硬失效（如短路、开路、功能失效） |
| 排查手段 | 电性参数SPC监控、DOE实验、SEM截面检查 | 缺陷扫描（KLA）、SEM/EDS成分分析、电压衬度 |
| 改善方向 | 工艺窗口优化、设备校准、设计规则修正 | 洁净度控制、材料纯度提升、防静电措施 |
实战陷阱： 不要将“随机分布”等同于“随机原因”。某些系统性失效（如CMP碟形缺陷）在晶圆上可能呈现随机分布，但其根因是工艺参数系统性偏差。必须结合电性测试数据（如晶圆图Bin map）和物理分析（SEM截面）综合判断。
2.4 良率损失与失效分析的衔接
在实际工作中，良率损失数据直接驱动失效分析的启动优先级和方向：
- Bin map 分析： 将晶圆测试结果（Pass/Fail/Bin code）映射为空间分布图，快速识别系统性失效的“热点区域”。
- 良率瀑布图： 按工艺模块分解良率损失，定位贡献最大的“瓶颈工序”。
- 缺陷-电性关联： 将缺陷扫描（KLA）坐标与电性测试失效坐标叠加，筛选“致命缺陷”进行SEM/EDS分析。