2. 良率基础概念：良率定义（CP/FT/WAT），良率损失分类（系统性/随机性/参数性），关键术语解释

在半导体制造中，良率是衡量生产效率与产品质量的核心指标。本章将系统定义三大良率概念（CP、FT、WAT），解析良率损失的三种分类（系统性、随机性、参数性），并解释关键术语，为后续章节的良率目标设定奠定基础。

2.1 良率定义：CP / FT / WAT

半导体良率根据测试阶段与目的不同，分为以下三类核心指标：

指标 全称 测试阶段 测试对象 主要目的
CP Chip Probing（晶圆探针测试） 晶圆制造完成后、划片前 晶圆上的每颗裸晶（Die） 筛选功能与参数合格的裸晶，剔除早期失效品
FT Final Test（最终测试） 封装完成后 封装后的成品芯片 验证封装后芯片的功能、速度、可靠性
WAT Wafer Acceptance Test（晶圆允收测试） 晶圆制造完成后、CP 之前 晶圆上的测试键（PCM） 监控工艺参数（如膜厚、电阻、阈值电压）是否在规格内
关键区分： WAT 测试的是工艺参数（Process Parameters），CP 测试的是裸晶功能（Die Function），FT 测试的是封装成品（Packaged Device）。三者构成从工艺到成品的完整良率监控链。
CP / FT / WAT 测试流程关系图 CP / FT / WAT 测试流程关系图 晶圆制造 WAT 测试 CP 测试 划片 封装 FT 测试 出货 WAT 监控工艺参数 → CP 筛选裸晶功能 → FT 验证封装成品 → 形成完整良率监控链

2.2 良率损失分类：系统性 / 随机性 / 参数性

良率损失按根本原因可分为三类，理解其差异是制定良率改善策略的前提。

分类 定义 典型原因 特征 改善方向
系统性损失 由工艺、设计或设备的固有缺陷导致，可重复出现 光刻对准偏移、蚀刻不均匀、设计规则违反 具有空间或批次重复性，可通过优化工艺或设计消除 工艺参数调优、设计规则检查（DRC）
随机性损失 由不可预测的随机事件导致，服从泊松分布 颗粒污染、微尘、随机缺陷 无固定模式，随面积增大而增加 提升洁净室等级、减少缺陷密度
参数性损失 因工艺参数偏离规格导致芯片性能不达标 阈值电压漂移、膜厚不均、电阻超差 芯片功能正常但参数超出规格 工艺窗口控制、统计过程控制（SPC）
实战提示： 在 NTO（New Tape Out）阶段，系统性损失通常占主导（约 60-70%），因为新设计尚未经过工艺验证。随着量产推进，随机性损失占比会逐渐上升，成为主要改善对象。
良率损失分类与关系图 良率损失分类与关系图 总良率损失 系统性损失 可重复、可消除 随机性损失 不可预测、泊松分布 参数性损失 参数超规格 典型原因 光刻对准偏移 蚀刻不均匀 设计规则违反 典型原因 颗粒污染 微尘 随机缺陷 典型原因 阈值电压漂移 膜厚不均 电阻超差

2.3 关键术语解释

以下术语在良率管理与目标设定中频繁出现，需准确理解：

术语 英文 定义 应用场景
Die Die / Chip 晶圆上单个芯片单元 良率计算的基本单位
DPU Defects Per Unit 每个单元的平均缺陷数 随机缺陷密度评估
DPM Defects Per Million 每百万单元中的缺陷数 质量水平量化（如 6σ 对应 3.4 DPM）
Yield Yield 合格品数量与总投入数量之比 CP Yield、FT Yield、WAT Yield
Bin Bin 测试后芯片的分类等级（如 Bin1=合格，Bin2=降级） FT 测试后的分拣与定价
Outlier Outlier 参数或性能显著偏离正常分布的芯片 可靠性风险识别
PCM Process Control Monitor 晶圆上的测试键，用于 WAT 测试 工艺参数监控
Defect Density Defect Density (D0) 单位面积上的缺陷数（个/cm²） 随机良率模型输入
常见误区： 不要将 CP Yield 与 FT Yield 直接等同。CP 测试在晶圆级进行，FT 测试在封装后进行，封装过程可能引入新的失效（如键合不良、封装应力），因此 FT Yield 通常低于 CP Yield。良率目标设定需分别考虑。

2.4 良率指标之间的关联

WAT、CP、FT 三个良率指标并非孤立，而是存在明确的传递关系：

  • WAT → CP： WAT 参数异常（如阈值电压漂移）会直接导致 CP 测试中功能或参数失效，降低 CP Yield。
  • CP → FT： CP 测试合格的裸晶进入封装，封装过程中的机械应力、热应力可能引入新缺陷，导致 FT 失效。
  • 综合良率： 最终出货良率 = CP Yield × FT Yield × 封装良率（Assembly Yield）。
良率分解示例： 假设 CP Yield = 90%，FT Yield = 95%，封装良率 = 98%，则最终出货良率 = 0.90 × 0.95 × 0.98 ≈ 83.8%。良率目标设定时，需逐级分解并设定各阶段目标。
良率指标传递关系图 良率指标传递关系图 WAT Yield CP Yield 封装良率 FT Yield 最终出货良率 = CP Yield × 封装良率 × FT Yield

2.5 良率损失分析流程

在实际生产中，良率损失分析通常遵循以下步骤：

  1. 数据收集： 从 WAT、CP、FT 测试系统获取原始数据，包括参数值、Bin 分布、缺陷坐标。
  2. 分类统计： 按系统性、随机性、参数性对失效进行归类，计算各类损失占比。
  3. 根因定位： 使用空间分析（Spatial Analysis）、良率模型（如 Poisson 模型）、SPC 控制图等方法定位根本原因。
  4. 改善行动： 针对系统性损失优化工艺参数，针对随机性损失降低缺陷密度，针对参数性损失收紧工艺窗口。
  5. 效果验证： 通过下一批次或下一阶段的良率数据验证改善效果，并更新良率目标。
工具推荐： 常用的良率分析工具包括：
- 空间分析： 晶圆缺陷分布图（Wafer Map）
- 统计模型： Poisson 模型、Negative Binomial 模型
- SPC 工具： X-bar 控制图、Cpk 分析
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