1. 课程导论：良率在半导体制造中的核心地位，NTO与量产阶段定义，课程目标与学习路径
1.1 良率：半导体制造的“生命线”
在半导体制造中，良率（Yield）直接决定了芯片的制造成本与企业的盈利能力。一颗晶圆从投片到切割测试，每一步的缺陷累积都会转化为最终的经济损失。良率不仅是技术水平的标尺，更是衡量工厂运营效率、工艺成熟度与质量管控能力的核心KPI。
核心认知： 良率每提升1%，对于月产10万片晶圆的12英寸厂，年收益可增加数千万至数亿美元。良率管理是半导体制造中最具杠杆效应的质量活动。
良率管理贯穿芯片的整个生命周期，从设计、工艺开发到大规模量产。本课程聚焦于从NTO（New Tape Out，新流片）到量产（HVM，High Volume Manufacturing）这一关键阶段的良率目标设定与指标分解。
1.2 NTO与量产阶段定义
为了精准设定良率目标，必须首先明确NTO与量产阶段在半导体制造流程中的位置与特征。下表对比了这两个核心阶段的关键差异：
| 对比维度 | NTO阶段（新产品导入） | 量产阶段（HVM） |
|---|---|---|
| 核心目标 | 验证设计、工艺窗口与产品功能 | 稳定产出、降低成本、满足交付 |
| 晶圆数量 | 少量（几片至几十片工程批次） | 大批量（每月数千至数十万片） |
| 良率水平 | 从0%起步，快速爬坡至目标基线 | 维持高位，持续优化至稳态 |
| 主要活动 | 设计验证、工艺调试、缺陷排查 | 统计过程控制、缺陷监控、良率提升 |
| 决策依据 | 工程判断、DOE数据、电性测试 | SPC规则、CPK、良率统计模型 |
阶段衔接： NTO的成功标志是产品通过可靠性认证并达到预定的良率基线，随后进入风险量产（Ramp-up），最终过渡到全量产。良率目标在这三个子阶段中呈现阶梯式上升。
1.3 良率指标体系全景
半导体制造中的良率并非单一指标，而是一个分层级的指标体系。理解这些指标的定义与关系，是设定合理目标的前提。
- 晶圆良率（Wafer Yield）： 通过电性测试的晶圆数量占投片总量的比例，反映工艺线的稳定性。
- 芯片良率（Die Yield / Sort Yield）： 晶圆上通过探针测试的合格芯片数占总芯片数的比例，是衡量工艺与设计匹配度的核心指标。
- 封装良率（Assembly Yield）： 芯片在封装过程中（切割、贴片、打线、塑封）的良率。
- 最终测试良率（Final Test Yield）： 封装后成品在最终测试中的通过率，代表交付给客户的最终质量。
- 综合良率（Overall Yield）： 从晶圆投片到最终测试的累积良率，即 Wafer Yield × Die Yield × Assembly Yield × Final Test Yield。
常见误区： 许多团队只关注Die Yield而忽略Wafer Yield和Assembly Yield。实际上，Wafer Yield的波动往往预示着工艺线的系统性风险，而Assembly Yield的损失在高端封装中占比越来越高。良率目标设定必须覆盖全流程。
1.4 良率在半导体制造中的核心地位（SVG架构图）
下图展示了良率如何作为核心枢纽，连接设计、工艺、制造与质量体系：
1.5 课程目标与学习路径
本课程旨在帮助学员建立从NTO到量产阶段的良率目标设定方法论，并掌握指标分解的实操技能。课程结束后，学员应能够：
- 理解良率指标体系： 清晰区分晶圆良率、芯片良率、封装良率与综合良率的定义与用途。
- 掌握目标设定方法： 基于历史数据、工艺能力与产品复杂度，科学制定NTO基线良率与量产稳态良率目标。
- 学会指标分解： 将顶层良率目标逐层分解至工艺模块、设备群组与关键参数。
- 应用分析工具： 使用良率损失分析、帕累托图、缺陷分布图等工具驱动良率提升。
- 建立监控机制： 设计NTO到量产的良率爬坡计划与预警规则。
1.6 课程学习路径图（SVG流程图）
本课程共分为6大模块，按照从理论到实践、从NTO到量产的逻辑递进：