2、良率基础概念：良率定义、分类（晶圆良率、封装良率、最终测试良率），良率对成本的影响

2.1 良率的定义与核心公式

在半导体制造中，良率（Yield）是衡量生产过程中合格产品产出比例的核心指标。它直接反映了制造工艺的成熟度、设备稳定性以及缺陷控制能力。良率的通用定义公式为：

良率（%）=（合格产出数量 / 总投入数量）× 100%

根据统计口径的不同，良率可以细分为多个层级，每个层级对应不同的生产阶段和成本结构。下表列出了三种最关键的良率分类及其定义：

2.2 良率分类详解

2.2.1 晶圆良率（Wafer Yield / Line Yield）

晶圆良率衡量的是晶圆在光刻、刻蚀、沉积、清洗等数百道工艺步骤中，是否完整地通过了所有流程。常见的晶圆良率损失原因包括：

• 破片（Breakage）： 机械搬运或热应力导致的晶圆碎裂。
• 工艺异常（Process Excursion）： 如光刻对准偏移、薄膜厚度超标、刻蚀不足等。
• 污染（Contamination）： 颗粒、金属离子或有机残留导致整片晶圆报废。

2.2.2 封装良率（Packaging Yield / Assembly Yield）

封装良率关注的是从晶圆切割（Dicing）到塑封（Molding）完成的过程。封装环节的缺陷往往与机械应力、热匹配和材料纯度相关：

• 切割崩角（Chipping）： 刀片切割时造成的芯片边缘碎裂。
• 键合失效（Wire Bond Failure）： 焊线断裂或焊点剥离。
• 塑封空洞（Voiding）： 塑封料未完全填充，导致内部气泡。

2.2.3 最终测试良率（Final Test Yield）

最终测试良率是芯片出厂前的最后一道质量关卡。测试良率直接反映芯片的功能完整性和性能参数是否满足规格书要求。常见的测试失效模式包括：

• 功能失效（Functional Fail）： 逻辑功能错误或存储单元损坏。
• 参数失效（Parametric Fail）： 工作电压、频率、功耗或漏电流超出规格。
• 可靠性失效（Reliability Fail）： 早期寿命测试（如Burn-in）中暴露的潜在缺陷。

2.3 良率对成本的影响

良率与成本之间呈非线性反比关系。良率越低，单位合格芯片分摊的制造成本越高。这是因为半导体制造的前期投入（光罩、设备折旧、研发费用）是固定的，良率下降意味着固定成本被分摊到更少的合格芯片上。

下表展示了良率变化对单位成本影响的量化示例（假设每片晶圆制造成本为 $2,000，每片晶圆含 500 颗芯片）：

2.4 良率提升的经济杠杆效应

良率提升具有显著的杠杆效应。假设某工厂月产能为 50,000 片晶圆，每片晶圆制造成本为 $3,000，平均每片含 600 颗芯片：

• 场景 A（低良率）： 总良率 70%，合格芯片数 = 50,000 × 600 × 70% = 21,000,000 颗，单位成本 = $7.14。
• 场景 B（高良率）： 总良率 90%，合格芯片数 = 50,000 × 600 × 90% = 27,000,000 颗，单位成本 = $5.56。

良率提升 20 个百分点，合格芯片数量增加 600 万颗，单位成本下降 22%。这意味着在不增加设备投资和原材料采购的情况下，工厂可以多获得 22% 的毛利空间。

2.5 良率管理的核心原则

1. 分层监控： 分别跟踪晶圆良率、封装良率和测试良率，定位瓶颈环节。
2. 缺陷溯源： 利用缺陷密度（Defect Density）和良率模型（如 Poisson 模型、Murphy 模型）将良率损失归因到具体工艺步骤。
3. 持续改进： 良率提升是一个动态过程，需要结合统计过程控制（SPC）和失效分析（FA）形成闭环。
4. 成本意识： 良率改善投入（如增加检测设备、优化工艺参数）应与预期收益进行 ROI 评估。