1. 半导体制造与良率概述
1.1 半导体产业链简介
半导体产业是高度分工、技术密集的全球化产业链，通常可划分为三大核心环节：设计、制造与封测。良率工程师主要聚焦于制造与封测环节，但理解全链条有助于定位良率问题的根因。
| 产业链环节 | 核心活动 | 典型企业/角色 | 与良率的关系 |
|---|---|---|---|
| IC 设计 | 电路逻辑设计、版图绘制、仿真验证 | Fabless 公司（如高通、联发科） | 设计规则检查（DRC）影响可制造性，设计缺陷直接导致低良率 |
| 晶圆制造 | 光刻、刻蚀、沉积、离子注入等物理/化学工艺 | Foundry（如台积电、中芯国际） | 工艺偏差、颗粒污染、设备异常是良率损失的主因 |
| 封装测试 | 晶圆切割、封装、终测（FT） | OSAT（如日月光、长电科技） | 封装裂纹、焊线短路、测试覆盖不足导致良率下降 |
💡 关键认知： 良率工程师约 70% 的工作量集中在晶圆制造环节，但跨环节的数据追溯能力（从 FT 良率反推至制造工艺参数）是区分初级与高级工程师的分水岭。
1.2 晶圆制造流程
晶圆制造（Front-End）是在高纯度硅片上通过数百道物理/化学工艺构建微纳电子器件的过程。以下为简化的核心流程，良率工程师需对每一步的变异来源有深刻理解。
1.3 良率定义与分类
在半导体行业中，“良率”并非单一指标，而是根据测试阶段和测试对象分为多个层次。最核心的两个分类是 CP 良率（Chip Probing，晶圆测试良率）和 FT 良率（Final Test，最终测试良率）。
| 良率类型 | 测试阶段 | 测试对象 | 主要关注点 | 典型指标范围 |
|---|---|---|---|---|
| CP 良率 | 晶圆制造完成后、划片前 | 晶圆上的每颗 Die | 工艺缺陷、电性参数、存储单元功能 | 70% ~ 95%+ |
| FT 良率 | 封装完成后 | 封装好的芯片 | 封装质量、最终功能、速度/功耗分级 | 90% ~ 99%+ |
| WAT 良率 | 晶圆制造过程中 | 划片槽内的测试结构 | 工艺参数（Vt、Rs、Ion）是否在规格内 | 间接影响 CP/FT |
📌 实战要点： CP 良率是工艺工程师的核心 KPI，而 FT 良率则更多反映封装与测试能力。良率工程师需要建立 CP→FT 的良率追溯模型，当 FT 良率低于 CP 良率时，优先排查封装与测试环节。
1.4 良率工程师的职责与核心能力模型
良率工程师（Yield Engineer）是连接工艺、设备、测试与设计的桥梁角色。其核心职责可概括为：发现良率问题 → 定位根因 → 推动改善 → 建立监控。
主要职责
- 良率监控与报告： 每日/每周发布良率日报，跟踪 CP/FT 良率趋势，识别异常波动。
- 低良率分析： 使用数据分析工具（JMP、Python、Spotfire）对低良率批次进行根因分析，区分系统性缺陷与随机缺陷。
- 缺陷溯源： 结合缺陷扫描（KLA）、电子显微镜（SEM/EBR）和电性测试数据，定位缺陷产生的工艺步骤。
- SPC 管控： 建立关键工艺参数的 SPC 控制图，监控工艺稳定性，预防良率滑坡。
- 跨部门协作： 与工艺整合（PIE）、设备、制造、测试等部门协同，推动改善措施落地。
核心能力模型
一名优秀的良率工程师需要具备“T 型”能力结构：横向宽广的半导体工艺知识，纵向深入的数据分析与统计能力。
⚠️ 常见误区： 很多新人误以为良率工程师只需要会看 Excel 图表。实际上，现代半导体制造中，良率分析涉及海量高维数据（每片晶圆数万个测试位点、数百个工艺参数），必须掌握 多元统计分析（PCA、PLS）和 机器学习（随机森林、XGBoost）才能高效定位根因。本课程后续章节将逐一实战这些技能。
能力成长路径
- 入门期（0-1 年）： 熟悉良率报表系统，能独立完成每日良率监控，掌握基础 SPC 图表制作。
- 成长期（1-3 年）： 能独立主导低良率分析项目，熟练使用 JMP/Python 进行数据清洗与可视化，理解主要工艺步骤对良率的影响。
- 成熟期（3-5 年）： 建立跨部门影响力，能设计良率改善实验（DOE），推动工艺窗口优化，具备系统性良率提升方法论。
- 专家期（5 年+）： 掌握先进良率模型（如良率极限预测、虚拟量测），能指导团队解决最复杂的良率问题，参与工艺技术路线制定。