2. 良率基础：良率定义与关键性能指标（KPI）介绍
在半导体制造中，良率是衡量生产效率与产品质量的核心指标。理解不同阶段的良率定义及其关键性能指标（KPI），是构建精准良率预测模型的前提。本章将系统梳理晶圆良率、芯片良率、封装良率的定义，并介绍与工艺参数波动强相关的KPI体系。
核心观点：良率并非单一数值，而是贯穿晶圆制造、芯片测试、封装测试全流程的多层级指标体系。工艺参数波动会逐级传递并影响最终良率。
2.1 良率的三层定义
半导体良率通常按生产阶段划分为三个层次：
| 良率层级 | 英文术语 | 定义 | 主要影响因素 |
|---|---|---|---|
| 晶圆良率 | Wafer Yield | 晶圆上通过电性测试的芯片数占晶圆上总芯片数的比例 | 工艺缺陷密度、光刻对准精度、薄膜均匀性 |
| 芯片良率 | Die Yield / Sort Yield | 晶圆切割后，经探针测试（CP测试）合格的芯片数量比例 | 晶圆良率、切割损伤、测试覆盖度 |
| 封装良率 | Assembly / Package Yield | 封装后经最终测试（FT测试）合格的产品数量比例 | 封装工艺参数（键合温度、压力）、材料特性、热应力 |
实战提示：在良率预测模型中，晶圆良率通常作为上游输入变量，而封装良率则作为最终输出目标。工艺参数波动对晶圆良率的影响最为直接，也是模型校准的重点。
2.2 关键性能指标（KPI）体系
良率预测模型需要关注的KPI可分为工艺参数类、缺陷类和电性测试类三大维度。以下是与工艺参数波动强相关的核心KPI：
2.2.1 工艺参数类KPI
- 关键尺寸（CD, Critical Dimension）：光刻后线宽的实际值与目标值的偏差，单位nm。CD波动直接影响晶体管开关速度。
- 薄膜厚度均匀性（Thickness Uniformity）：晶圆表面薄膜厚度的变异系数（CV%），反映CVD/PVD工艺稳定性。
- 刻蚀速率偏差（Etch Rate Deviation）：实际刻蚀速率与工艺配方设定值的百分比偏差，影响侧壁形貌。
- 离子注入剂量偏差（Implant Dose Variation）：注入杂质浓度的波动，单位atoms/cm²，影响阈值电压。
2.2.2 缺陷类KPI
- 缺陷密度（Defect Density, D0）：单位面积上的平均缺陷数，单位defects/cm²。是晶圆良率模型的核心输入。
- 致命缺陷比例（Killer Defect Ratio）：导致芯片功能失效的缺陷占全部缺陷的比例，通常通过电性测试标定。
- 颗粒污染等级（Particle Level）：晶圆表面≥0.1μm颗粒的数量，单位particles/wafer。
2.2.3 电性测试类KPI
- 阈值电压（Vth）：MOSFET开启所需的最小栅极电压，单位V。Vth漂移是工艺波动的敏感指标。
- 饱和电流（Idsat）：晶体管在饱和区的漏极电流，单位μA/μm。反映载流子迁移率。
- 漏电流（Ioff）：晶体管关断状态下的源漏漏电流，单位nA/μm。与栅氧化层质量强相关。
模型校准注意：工艺参数类KPI（如CD、薄膜厚度）通常作为模型输入特征，而电性测试类KPI（如Vth、Idsat）常作为中间响应变量。缺陷类KPI则直接用于计算晶圆良率。三者之间存在复杂的非线性耦合关系，需要在校准过程中通过敏感性分析识别主导参数。
2.3 良率与KPI的关联模型
在实际工程中，晶圆良率（Ywafer）与缺陷密度（D0）之间的关系常用泊松模型近似：
Y_wafer = exp(-A * D0)
其中：
- A = 芯片面积 (cm²)
- D0 = 缺陷密度 (defects/cm²)当工艺参数波动导致D0增大时，晶圆良率呈指数下降。例如，若芯片面积为1 cm²，D0从0.5 defects/cm²上升至1.0 defects/cm²，良率将从60.7%下降至36.8%。
校准实战要点：在良率预测模型中，工艺参数波动通过影响D0间接作用于良率。因此，模型校准的核心任务之一是建立工艺参数 → D0的映射关系，通常采用多元回归或高斯过程回归方法。
2.4 本章小结
- 良率分为晶圆良率、芯片良率、封装良率三层，工艺参数波动逐级传递。
- KPI体系分为工艺参数类（输入）、缺陷类（中间变量）、电性测试类（输出/校准目标）。
- 泊松模型是连接缺陷密度与晶圆良率的基础数学工具，模型校准需优先标定D0与工艺参数的函数关系。