1. 半导体制造概述：晶圆制造流程、前段制程(FEOL)与后段制程(BEOL)简介、良率定义与重要性
1.1 晶圆制造流程全景
半导体制造是将设计好的集成电路(IC)图案，通过一系列物理与化学工艺，在硅晶圆上构建出具有特定电学功能的微电路结构。整个制造流程可概括为从“砂”到“芯片”的蜕变，其核心环节包括：
- 晶圆制备：从高纯度多晶硅拉制单晶硅锭，经切割、研磨、抛光形成表面原子级平整的裸晶圆。
- 晶圆制造(Fab)：在晶圆表面通过薄膜沉积、光刻、刻蚀、掺杂等工艺，逐层构建晶体管与互连结构。这是良率管理的核心战场。
- 晶圆测试(CP)：对晶圆上每颗芯片进行电学测试，标记良品与不良品。
- 封装与终测：将良品芯片切割、封装，并进行最终功能测试。
关键认知： 晶圆制造(Fab)环节的工艺步骤通常多达 500~1000 道，任何一道工序的偏差都可能导致芯片失效。良率数据采集与清洗，正是为了从海量工艺数据中精准定位这些偏差。
1.2 前段制程(FEOL)与后段制程(BEOL)
在晶圆制造(Fab)内部，工艺步骤按功能划分为两大阶段：前段制程(FEOL, Front-End Of Line) 和 后段制程(BEOL, Back-End Of Line)。两者的分界线通常以第一个金属互连层(M1)的沉积为界。
| 对比维度 | 前段制程 (FEOL) | 后段制程 (BEOL) |
|---|---|---|
| 核心目标 | 构建有源器件（晶体管、电容、电阻） | 构建金属互连层与介电层，连接器件 |
| 关键工艺 | 浅槽隔离(STI)、栅氧化层、多晶硅栅、源/漏注入、侧墙 | 金属沉积(Cu/Al)、CMP、通孔刻蚀、介电层沉积 |
| 典型层数 | 约 10~20 层 | 先进节点可达 10~15 层金属层 |
| 良率敏感点 | 栅氧完整性、阈值电压漂移、漏电流 | 金属桥接、空洞、通孔电阻偏高、电迁移 |
| 数据采集重点 | 离子注入剂量/能量、氧化层厚度、关键尺寸(CD) | 膜厚均匀性、CMP 平坦度、缺陷密度 |
数据视角： FEOL 数据以“器件参数”为主，BEOL 数据以“互连几何与缺陷”为主。清洗策略需针对两类数据的统计分布特性分别设计。
1.3 良率定义与重要性
1.3.1 良率的定义
在半导体制造中，良率(Yield) 是指最终合格芯片数量与总投入晶圆或芯片数量的比率。根据统计阶段不同，良率分为多个层级：
- 晶圆良率(Wafer Yield)：通过晶圆测试的芯片数 / 晶圆上总芯片数 × 100%。反映工艺缺陷密度。
- 封装良率(Assembly Yield)：封装后通过终测的芯片数 / 投入封装的芯片数 × 100%。反映封装工艺质量。
- 最终良率(Final Yield)：晶圆良率 × 封装良率。代表从晶圆到成品的综合产出。
- 缺陷密度(Defect Density, D0)：单位面积上的平均缺陷数，是衡量 Fab 洁净度与工艺稳定性的核心指标。
核心公式： 良率与缺陷密度的关系常用 Murphy 模型 或 Poisson 模型 描述。例如 Poisson 模型：Y = e^(-A × D0)，其中 A 为芯片面积，D0 为缺陷密度。
1.3.2 良率的重要性
良率直接决定半导体制造的经济效益与竞争力：
| 维度 | 影响说明 | 量化示例 |
|---|---|---|
| 成本分摊 | 晶圆制造成本固定，良率越高，每颗合格芯片分摊的成本越低 | 良率从 80% 提升至 90%，芯片成本降低约 11% |
| 产能利用率 | 高良率意味着同等投片量下产出更多合格芯片 | 月投片 5 万片，良率 85% 比 75% 多产出 5000 片等效晶圆 |
| 工艺成熟度 | 良率是工艺稳定性和可重复性的直接度量 | 量产良率 > 95% 通常被视为工艺成熟标志 |
| 客户信任 | 高良率保证供货稳定与质量一致性 | 汽车电子芯片要求良率 > 99.5% 且 Cpk > 1.67 |
数据清洗警示： 良率数据中常混入“测试误判”、“设备日志缺失”、“批次混料”等噪声。若不清洗，基于错误数据计算的良率指标会误导工艺调整方向，造成更大的经济损失。
1.4 良率数据采集与清洗的定位
在 Fab 中，良率数据并非单一指标，而是一个多源异构数据体系，包括：
- 工艺参数数据：温度、压力、气体流量、RF 功率等（来自设备传感器）。
- 量测数据：膜厚、关键尺寸(CD)、套刻精度(OVL)、缺陷扫描结果。
- 电学测试数据：晶圆测试(CP)的良率 Bin 分布、I-V 特性参数。
- 批次与设备日志：批次 ID、设备 ID、工艺配方、维护记录。
本课程的核心任务，就是设计一套系统化的数据采集与清洗流程，将这些原始数据转化为可用于良率分析与工艺改进的高质量数据集。