2. 良率分类体系：晶圆良率、芯片良率、封装良率、测试良率

在半导体制造与封测全流程中，良率并非单一指标，而是由多个环节的独立良率共同构成。只有将良率按物理载体与工艺阶段拆解为晶圆良率（Line Yield）、芯片良率（Die Yield）、封装良率（Assembly Yield）和测试良率（Test Yield），才能精准定位损失环节并制定改善策略。

2.1 晶圆良率（Line Yield）

定义： 晶圆良率衡量的是晶圆在Fab内经过全部工艺步骤后，未被报废或严重偏离规格的晶圆数量占比。它反映的是Fab的工艺稳定性与设备可靠性，不关心晶圆上的芯片好坏，只关心晶圆本身是否“活着”走完流程。

计算公式：

Line Yield = (完成所有工艺步骤的晶圆数 / 投入生产的晶圆总数) × 100%

典型损失原因：

• 设备故障： 刻蚀机、CMP、光刻机等关键设备宕机导致晶圆卡顿或污染。
• 工艺异常： 膜厚超标、颗粒污染、光刻对准偏移等导致晶圆报废。
• 操作失误： 破片、误操作、批次混淆等人为因素。
• 返工报废： 部分工艺（如光刻）允许返工，但多次返工后晶圆可能因膜厚或损伤报废。

2.2 芯片良率（Die Yield）

定义： 芯片良率衡量的是在完成所有晶圆工艺后，晶圆上功能完好的芯片（Good Die）数量占该晶圆上总芯片数量的比例。这是Fab良率改善的核心战场，直接受工艺缺陷密度、设计规则和芯片面积影响。

计算公式：

Die Yield = (晶圆上功能完好的芯片数 / 晶圆上总芯片数) × 100%

关键影响因素：

• 缺陷密度（D0）： 单位面积上的平均缺陷数，单位通常为 defects/cm²。
• 芯片面积（A）： 芯片面积越大，被缺陷击中的概率越高。
• 临界面积（Critical Area）： 对缺陷敏感的电路区域占比。
• 冗余设计（Redundancy）： 如存储芯片中的冗余行/列，可修复部分缺陷。

经典良率模型对比：

2.3 封装良率（Assembly Yield）

定义： 封装良率衡量的是从晶圆切割（Dicing）开始，经过贴片（Die Attach）、打线（Wire Bonding）或倒装焊（Flip Chip）、塑封（Molding）等封装工序后，最终产出合格封装器件的比例。封装良率损失通常与机械应力、热应力和材料界面相关。

计算公式：

Assembly Yield = (封装后功能完好的器件数 / 投入封装的Good Die数) × 100%

典型损失原因：

• 切割崩边： 刀片或激光切割导致芯片边缘碎裂。
• 贴片空洞： 焊料或银胶中的气泡导致散热不良或短路。
• 打线失效： 金线或铜线键合强度不足、球焊脱落。
• 塑封分层： 塑封料与芯片或基板之间出现裂缝。
• 翘曲变形： 封装体在回流焊或固化过程中因热膨胀系数不匹配而翘曲。

2.4 测试良率（Test Yield）

定义： 测试良率衡量的是封装后的器件在最终测试（Final Test）中通过所有功能、性能和可靠性测试的比例。测试良率是出货前的最后一道关卡，直接决定出货数量。

计算公式：

Test Yield = (通过最终测试的器件数 / 投入测试的封装器件总数) × 100%

测试良率损失分类：

2.5 四类良率的层级关系与SVG框架图

四类良率在物理流程上呈串联递进关系：晶圆良率 → 芯片良率 → 封装良率 → 测试良率。每一层的良率损失都会累积到最终出货良率中。

2.6 四类良率的对比总结