3. FinFET 电学特性基础：阈值电压、亚阈值摆幅、跨导与 DIBL
FinFET 的电学特性是理解其开关行为、驱动能力与短沟道效应的核心。本节将深入剖析四个关键参数：阈值电压 (Vth)、亚阈值摆幅 (SS)、跨导 (gm) 以及 漏致势垒降低 (DIBL)。这些参数共同决定了 FinFET 在数字与模拟电路中的性能边界。
3.1 阈值电压 (Vth)
阈值电压是使器件沟道表面发生强反型，形成导电沟道所需的最小栅极电压。对于 FinFET，Vth 不仅受掺杂浓度、栅氧化层厚度影响，还显著依赖于鳍片宽度 (Wfin) 和鳍片高度 (Hfin)。
3.1.1 定义与提取方法
在 TCAD 仿真中，常用的 Vth 提取方法包括：
- 恒定电流法： 取漏极电流 Ids = (Weff/Lg) × 10-7 A 时对应的栅极电压。这是工业界最常用的方法。
- 线性外推法： 在 Ids-Vgs 曲线最大跨导点处作切线，外推至 Ids = 0 时的 Vgs 值。
- 二阶导数法： 通过计算 d2Ids/dVgs2 的峰值来确定 Vth。
| 提取方法 | 优点 | 缺点 | 适用场景 |
|---|---|---|---|
| 恒定电流法 | 简单、可重复、工业标准 | 对电流标准值敏感 | 数字电路模型提取 |
| 线性外推法 | 物理意义明确 | 受串联电阻影响大 | 长沟道器件分析 |
| 二阶导数法 | 对短沟道效应不敏感 | 对噪声敏感 | 短沟道 FinFET 研究 |
3.1.2 FinFET 结构对 Vth 的影响
FinFET 的阈值电压可以通过调整鳍片的几何尺寸进行微调，这为多阈值器件设计提供了灵活性。
- 鳍片宽度 (Wfin)： 较窄的鳍片增强了栅极对沟道的静电控制，导致 Vth 升高。
- 鳍片高度 (Hfin)： 增加 Hfin 会增大有效沟道宽度，但对 Vth 的直接影响较小，主要通过改变侧墙栅控比例间接影响。
- 栅极功函数： 通过使用不同功函数的金属栅极材料（如 TiN, TaN），可以精确设定 Vth。
Mobility 和 IncompleteIonization 模型时，务必检查掺杂浓度对 Vth 的影响。对于 FinFET，量子限制效应在 Wfin < 7nm 时不可忽略，需开启 eQuantumPotential 模型。
3.2 亚阈值摆幅 (SS)
亚阈值摆幅 (Subthreshold Swing, SS) 是衡量器件从关断状态切换到开启状态陡峭程度的参数。其定义为漏极电流变化一个数量级所需的栅极电压变化量，单位为 mV/decade。
理想 MOSFET 的 SS 理论极限为 60 mV/dec (在 300K 时)。FinFET 由于多栅结构提供了更好的沟道电势控制，其 SS 可以非常接近这个理论极限，通常在 65-75 mV/dec 范围内。
3.2.1 SS 的物理意义
SS 由下式决定：
SS = ln(10) * (kT/q) * m
其中：
- kT/q = 0.0259 V (热电压，300K)
- m = 1 + C_dep / C_ox (体因子)
- C_dep: 耗尽层电容
- C_ox: 栅氧化层电容在 FinFET 中，由于侧墙栅极的存在，Cdep 被有效屏蔽，使得体因子 m 趋近于 1，从而获得更小的 SS。
3.3 跨导 (gm)
跨导 (Transconductance, gm) 定义为漏极电流 Ids 对栅极电压 Vgs 的导数，表征栅极电压对漏极电流的控制能力。它是模拟电路设计中最重要的参数之一。
gm = ∂Ids / ∂Vgs | Vds = 常数3.3.1 FinFET 的 gm 特性
- 峰值 gm： 通常出现在 Vgs 略高于 Vth 的区域。FinFET 由于迁移率增强效应，其峰值 gm 通常高于同尺寸的平面器件。
- gm 退化： 在高 Vgs 区域，由于垂直电场增强导致迁移率退化，gm 会下降。此外，源漏串联电阻 (Rsd) 也会显著降低 gm。
- 多鳍片效应： 对于多鳍 FinFET，总跨导是单鳍跨导的线性叠加：gm,total = Nfin × gm,fin。
| 工作区 | gm 行为 | 主导物理机制 |
|---|---|---|
| 亚阈值区 | 指数增长 | 扩散电流主导 |
| 线性区 | 线性增长 | 漂移电流主导，迁移率恒定 |
| 饱和区 | 达到峰值后缓慢下降 | 迁移率退化、速度饱和、串联电阻 |
Math 语句中的 Derivative 函数直接计算，或者在后处理工具中通过数值差分获得。确保 Vgs 步长足够小（< 10 mV）以避免数值噪声。
3.4 漏致势垒降低 (DIBL)
漏致势垒降低 (Drain Induced Barrier Lowering, DIBL) 是短沟道效应中最具代表性的一个。当漏极电压 (Vds) 增加时，漏极耗尽区向沟道扩展，降低了源端与沟道之间的势垒高度，导致 Vth 下降。
3.4.1 DIBL 的量化与影响
DIBL 通常通过测量不同 Vds 下的 Vth 漂移来量化：
DIBL = (Vth,low - Vth,high) / (Vds,high - Vds,low)
单位：mV/V
典型值：
- 平面 MOSFET (28nm): 100-150 mV/V
- FinFET (14nm): 40-80 mV/V
- 先进 FinFET (7nm): < 50 mV/VDIBL 会导致：
- 静态功耗增加： Vth 降低导致关断电流 (Ioff) 指数级增大。
- 输出电阻降低： 影响模拟电路的增益性能。
- 电路噪声容限下降： 影响数字电路的稳定性。
3.4.2 FinFET 抑制 DIBL 的机制
FinFET 通过以下方式有效抑制 DIBL：
- 静电完整性： 三面栅极包裹沟道，使得栅极对沟道电势的控制能力远强于漏极。
- 薄体效应： 鳍片本身很薄 (Wfin < Lg)，漏极电场线难以穿透到源端。
- 埋氧层 (BOX)： SOI FinFET 中的 BOX 层进一步隔离了衬底漏电和电场穿透。
3.5 参数间的相互关联
这四个参数并非孤立存在，它们之间存在紧密的物理联系：
- SS 与 DIBL： 两者都反映了栅极对沟道的控制能力。SS 关注的是亚阈值区的开关陡峭度，而 DIBL 关注的是漏极电压对阈值的影响。良好的静电控制（如 FinFET）会同时改善 SS 和 DIBL。
- Vth 与 gm： 较低的 Vth 通常意味着在相同 Vgs 下可以获得更高的 Ids 和 gm，但代价是增大的 Ioff。
- gm 与 DIBL： 严重的 DIBL 会导致输出电导 (gds) 增大，从而降低本征增益 (gm/gds)。