4、C-V特性曲线：PN结电容随偏压变化的规律（C-V曲线）
PN结的电容-电压（C-V）特性是MOSFET建模中提取掺杂分布、界面陷阱密度和沟道长度等关键参数的核心依据。本节从物理机制出发，系统阐述PN结电容随偏压变化的规律，并给出工程化的参数提取方法。
4.1 电容构成与偏压依赖机制
PN结电容由两部分并联构成：
- 势垒电容（耗尽层电容）Cj：由耗尽层内固定空间电荷随电压变化引起，占主导地位。
- 扩散电容 Cd：由少子注入和存储效应引起，在正向偏置时显著。
在MOSFET建模中，通常关注反向偏置或零偏附近的势垒电容，其单位面积电容表达式为：
C_j = dQ_sc / dV_R = ε_si / W_dep(V_R)
其中：
Q_sc = 耗尽层单位面积空间电荷量 [C/cm²]
V_R = 反向偏压（正值） [V]
ε_si = 硅介电常数 ≈ 1.04×10⁻¹² F/cm
W_dep = 耗尽层宽度 [cm]对于单边突变结（如P⁺N结），耗尽层宽度与偏压的关系为：
W_dep(V_R) = sqrt( (2·ε_si·(V_bi + V_R)) / (q·N_B) )
其中：
V_bi = 内建电势 [V]
N_B = 轻掺杂侧衬底浓度 [cm⁻³]
q = 电子电荷 1.6×10⁻¹⁹ C代入电容公式可得经典的 C-V 关系：
C_j(V_R) = A · sqrt( (q·ε_si·N_B) / (2·(V_bi + V_R)) )其中 A 为结面积。该式表明：反向偏压越大，耗尽层越宽，电容越小；且 Cj 与 (Vbi + VR)-1/2 成正比。
关键物理图像： 反向偏压增加 → 耗尽层展宽 → 空间电荷区变厚 → 等效平板电容间距增大 → 电容值下降。正向偏压时，耗尽层收缩，电容急剧增大，同时扩散电容开始主导。
4.2 典型C-V曲线形态与分区
下图展示了典型PN结C-V特性曲线，包含三个特征区域：
工程经验： 在MOSFET建模中，C-V曲线通常在半对数或双对数坐标下绘制，以清晰展示宽偏压范围内的电容变化。反向偏置区的线性段斜率可用于提取衬底掺杂浓度。
4.3 参数提取：从C-V曲线到物理参数
利用C-V曲线可以提取以下关键参数：
| 提取参数 | 所需数据 | 提取方法 | 典型公式 |
|---|---|---|---|
| 内建电势 Vbi | 1/C² vs VR 曲线 | 线性外推至横轴截距 | Vbi = -截距 |
| 衬底掺杂浓度 NB | 1/C² vs VR 斜率 | 斜率法 | NB = 2/(q·εsi·A²·斜率) |
| 零偏电容 Cj0 | VR = 0 处电容值 | 直接读取 | Cj0 = A·√(q·εsi·NB/(2·Vbi)) |
| 梯度系数 m | log(C) vs log(VR+Vbi) | 双对数斜率 | m = -d(log C)/d(log(VR+Vbi)) |
4.4 1/C² 分析法：最常用的提取手段
将电容公式两边取倒数平方，得到线性化表达式：
1 / C_j²(V_R) = (2 / (q·ε_si·N_B·A²)) · (V_bi + V_R)该式表明：1/C² 与 VR 呈线性关系，斜率和截距分别包含 NB 和 Vbi 信息。
下图展示了1/C²分析法的流程：
注意事项：
- 1/C² 线性关系仅适用于突变结；对于缓变结或线性缓变结，需使用修正模型。
- 高频测量（通常 1 MHz）可忽略扩散电容影响，确保只提取势垒电容。
- 当反向偏压接近击穿电压时，漏电流增大，C-V 曲线出现畸变，应剔除该区域数据。
4.5 非理想因素与模型修正
实际PN结C-V特性可能偏离理想模型，主要非理想因素包括：
| 非理想因素 | 物理来源 | 对C-V曲线的影响 | 建模修正方法 |
|---|---|---|---|
| 界面陷阱 | Si-SiO₂ 界面悬挂键 | 低频下电容出现“驼峰”或频率色散 | 引入界面陷阱电容 Cit 并联 |
| 串联电阻 | 衬底电阻、接触电阻 | 高频下电容测量值偏低 | 串联电阻校正：Ccorr = Cm/(1 - ω²R²Cm²) |
| 边缘电容 | 结边缘电场集中 | 小尺寸器件电容偏大 | 引入周长相关项：Ctotal = A·Cj + P·Cjsw |
| 载流子冻析效应 | 低温下杂质不完全电离 | 耗尽层宽度异常增大，电容偏低 | 使用温度相关电离模型 |
4.6 工程案例：MOSFET源/漏结电容提取
在MOSFET建模中，源/漏结电容（Cj 和 Cjsw）是影响开关速度和功耗的关键参数。典型提取步骤如下：
- 测试结构准备：使用大面积PN结二极管（面积 A）和沟道端接测试结构（周长 P 已知）。
- 多偏压C-V测量：在反向偏压 0 V 至 -5 V 范围内，以 0.1 V 步长测量电容。
- 1/C² 线性拟合：绘制 1/C² - VR 曲线，提取 Vbi 和 NB。
- 面积/周长分离：通过不同面积/周长比的测试结构，分离底部电容 Cj 和侧壁电容 Cjsw。
- 模型参数优化：将提取参数代入 SPICE 模型（如 BSIM4 中的 CJ、CJSW、MJ、MJSW），拟合全偏压范围 C-V 数据。
// BSIM4 模型参数示例（提取结果）
.model nmos1 nmos
+ CJ = 5.0e-4 // 单位面积底部结电容 [F/m²]
+ CJSW = 2.5e-10 // 单位长度侧壁结电容 [F/m]
+ MJ = 0.5 // 底部结梯度系数
+ MJSW = 0.33 // 侧壁结梯度系数
+ PB = 0.8 // 底部结内建电势 [V]
+ PBSW = 0.8 // 侧壁结内建电势 [V]
案例关键结论： 通过精确的C-V曲线分析和1/C²线性拟合，成功提取了0.18μm CMOS工艺中NMOS源/漏结的掺杂浓度 NB = 1.2×10¹⁷ cm⁻³，内建电势 Vbi = 0.82 V，零偏电容 Cj0 = 0.52 fF/μm²。模型与实测数据在 -5 V 至 0 V 范围内误差小于 3%。