2. PN结电容原理：耗尽层电容（势垒电容）的物理机制与数学表达式
在MOSFET器件中，PN结电容是影响高频特性、开关速度以及电路延迟的关键寄生参数。本章深入剖析耗尽层电容（又称势垒电容）的物理起源、推导过程及其在器件建模中的数学表达形式。
2.1 耗尽层电容的物理起源
当PN结外加反向偏压时，空间电荷区（耗尽层）宽度随偏压变化，导致存储在耗尽层内的电荷量发生变化。这种电荷随电压的变化率即定义为耗尽层电容（势垒电容）。其本质是一种压控电容，与平行板电容器不同，耗尽层电容的极板间距（耗尽层宽度）是电压的函数。
核心物理图像： 耗尽层电容来源于耗尽层内电离施主和受主所构成的固定空间电荷，当外加电压改变时，耗尽层边界移动，暴露出新的电离杂质，从而改变电荷总量。
关键区分： 耗尽层电容与扩散电容不同。耗尽层电容在反向偏压下占主导，而扩散电容在正向偏压下占主导（由少数载流子存储效应引起）。本课程重点讨论耗尽层电容。
2.2 突变结耗尽层电容的数学推导
以一维突变PN结为例，推导耗尽层电容的解析表达式。假设结面积为 \(A\)，施主浓度 \(N_D\)，受主浓度 \(N_A\)，内建电势 \(V_{bi}\)，外加反向偏压 \(V_R\)。
步骤1：耗尽层宽度
突变结的耗尽层总宽度 \(W\) 为：
W = sqrt( (2 * ε_s * (N_A + N_D) * (V_bi + V_R)) / (q * N_A * N_D) )其中，\(\varepsilon_s\) 为半导体介电常数，\(q\) 为电子电荷。
步骤2：单位面积耗尽层电荷
耗尽层内单位面积的总空间电荷量 \(Q_d\)（值）为：
Q_d = q * N_A * x_p = q * N_D * x_n其中 \(x_p\) 和 \(x_n\) 分别为耗尽层在P区和N区的宽度，且 \(W = x_p + x_n\)。
步骤3：微分电容定义
耗尽层电容定义为电荷对电压的微分：
C_j = dQ_d / dV_R步骤4：最终表达式
代入并求导，得到单位面积耗尽层电容：
C_j0 = sqrt( (q * ε_s * N_A * N_D) / (2 * (N_A + N_D) * V_bi) ) [零偏电容]
C_j(V_R) = C_j0 / sqrt(1 + V_R / V_bi) [反向偏压电容]
模型适用范围： 上述公式基于突变结近似和耗尽近似（忽略耗尽层边缘的载流子分布过渡区）。对于缓变结或超陡峭结，需使用更复杂的梯度分布模型。
2.3 耗尽层电容的电压依赖特性
耗尽层电容随反向偏压增加而减小，其变化规律由结的掺杂分布决定。下表总结了不同掺杂分布下的电容-电压关系：
| 掺杂分布类型 | 电容-电压关系 (C-V) | 斜率因子 m | 典型应用 |
|---|---|---|---|
| 突变结 (Step Junction) | \(C_j \propto (V_{bi} + V_R)^{-1/2}\) | 1/2 | MOSFET源/漏结、双极型晶体管 |
| 线性缓变结 (Linear Graded) | \(C_j \propto (V_{bi} + V_R)^{-1/3}\) | 1/3 | 功率二极管、某些高压器件 |
| 超突变结 (Hyperabrupt) | \(C_j \propto (V_{bi} + V_R)^{-m}\) | 0.3 ~ 2.0 | 变容二极管、压控振荡器 (VCO) |
建模要点： 在SPICE等EDA工具中，PN结电容模型通常使用
CJO（零偏电容）、VJ（内建电势）和 M（梯度因子）三个参数来描述。对于MOSFET，源/漏结的M值通常取0.5（突变结近似）。
2.4 耗尽层电容的物理机制示意图
下图展示了突变PN结在反向偏压下耗尽层宽度变化与电容变化的对应关系：
2.5 耗尽层电容在MOSFET建模中的参数化
在MOSFET紧凑模型中（如BSIM、PSP），PN结电容通常采用以下参数化形式：
// BSIM4 源/漏结电容模型（简化）
C_j(V) = C_j0 / (1 + V / V_bi)^M
// 其中：
// C_j0 = 零偏结电容 (F/m²)
// V_bi = 内建电势 (V)
// M = 梯度因子 (0.5 为突变结)
// V = 外加反向偏压 (V)
// 总结电容（考虑周边和底部）
C_total = A_bottom * C_j(V) + P_perimeter * C_jsw(V)
参数提取流程：
- C-V测量： 在反向偏压下测量PN结的电容-电压特性曲线。
- 数据拟合： 使用 \(1/C^2\) 对 \(V\) 作图，斜率用于提取掺杂浓度，截距用于提取内建电势。
- 参数优化： 通过非线性最小二乘法拟合 \(C_j0\)、\(V_bi\) 和 \(M\) 三个参数。
- 模型验证： 将提取的参数代入SPICE模型，与实测C-V曲线对比验证。
2.6 温度与工艺变化的影响
耗尽层电容受温度和工艺波动影响显著，在建模时必须考虑：
| 影响因素 | 物理机制 | 对电容的影响 | 建模补偿方法 |
|---|---|---|---|
| 温度升高 | 内建电势 \(V_{bi}\) 减小，本征载流子浓度增加 | 零偏电容 \(C_j0\) 略有增加 | 引入温度系数 \(TCJ\) |
| 掺杂浓度波动 | 工艺偏差导致 \(N_A\)、\(N_D\) 变化 | \(C_j0\) 与 \(\sqrt{N}\) 成正比 | 统计建模 / 蒙特卡洛分析 |
| 结深变化 | 影响底部面积和周边长度 | 改变 \(C_{bottom}\) 与 \(C_{sw}\) 比例 | 分离提取面积和周边电容 |
高频建模注意： 在射频MOSFET建模中，耗尽层电容的寄生串联电阻（\(R_s\)）和衬底耦合效应不可忽略，需使用分布式RC网络或S参数等效电路模型。
2.7 本章小结
- 耗尽层电容（势垒电容）起源于反向偏压下耗尽层宽度随电压的变化，是一种压控电容。
- 突变结的耗尽层电容表达式为 \(C_j(V_R) = C_j0 / \sqrt{1 + V_R / V_{bi}}\)，梯度因子 \(M=0.5\)。
- 不同掺杂分布（突变、线性缓变、超突变）对应不同的C-V幂次关系，梯度因子 \(M\) 是区分关键。
- 在EDA建模中，通过C-V测量提取 \(C_j0\)、\(V_{bi}\)、\(M\) 三个核心参数，并考虑温度与工艺波动的影响。
- 耗尽层电容的精确建模是MOSFET高频特性、开关损耗和电路延迟仿真的基础。