1. 课程导论：高k介质在先进CMOS工艺中的重要性、ALD技术概述、界面缺陷对器件性能的影响
1.1 高k介质在先进CMOS工艺中的战略地位
随着CMOS工艺节点进入28nm以下，传统SiO₂栅氧化层因量子隧穿效应导致漏电流呈指数级增长，已无法满足低功耗与高性能的双重需求。高k介质（High Permittivity Dielectric）的引入成为延续摩尔定律的关键技术转折点。
核心驱动力： 等效氧化层厚度（EOT）持续缩减要求物理厚度更厚的栅介质层以抑制漏电，同时保持或提升栅控能力。高k材料（如HfO₂、ZrO₂、Al₂O₃）的介电常数（k=15~25）远高于SiO₂（k=3.9），可在相同EOT下实现更大的物理厚度，从而将栅漏电流降低2~3个数量级。
| 材料 | 介电常数 (k) | 带隙 (eV) | 结晶温度 (°C) | 主要应用节点 |
|---|---|---|---|---|
| SiO₂ | 3.9 | 8.9 | — | 传统栅氧 (130nm以上) |
| SiON | 4.5~7.0 | 7.0~8.0 | — | 过渡节点 (90nm~45nm) |
| HfO₂ | ~25 | 5.7 | ~500 | 主流高k (28nm~7nm) |
| ZrO₂ | ~25 | 5.8 | ~500 | DRAM电容、部分逻辑 |
| Al₂O₃ | ~9 | 8.7 | 非晶稳定 | 界面钝化层、阻挡层 |
| La₂O₃ | ~27 | 4.3 | ~400 | 研究级高k候选 |
工艺提示： HfO₂是目前业界最成熟的高k栅介质材料，但其与Si衬底直接接触时易形成低k界面层（SiO₂或HfSiOₓ），导致EOT增加。因此，实际器件中通常采用“界面层（IL）+ 高k层 + 金属栅极”的叠层结构。
1.2 原子层沉积（ALD）技术概述
原子层沉积（Atomic Layer Deposition, ALD）是一种基于自限制表面化学反应的薄膜沉积技术，通过交替通入前驱体与反应物，实现亚单层精度的厚度控制。对于高k介质沉积，ALD是唯一能够满足先进CMOS工艺对薄膜均匀性、台阶覆盖率和低缺陷密度要求的技术方案。
ALD工艺的核心特征
- 自限制生长： 每个前驱体脉冲在衬底表面发生饱和化学吸附后自动停止，不受前驱体过量影响。
- 逐层生长： 一个完整的ALD循环（前驱体A脉冲 → 吹扫 → 反应物B脉冲 → 吹扫）仅沉积约0.1~0.2nm的薄膜。
- 低温工艺： 典型沉积温度在150~350°C范围内，与CMOS后端热预算兼容。
- 优异台阶覆盖： 在深宽比>50:1的三维结构中仍能实现保形沉积。
| 沉积技术 | 厚度控制 | 台阶覆盖 | 薄膜密度 | 杂质含量 | 适用高k材料 |
|---|---|---|---|---|---|
| PVD (溅射) | 中等 | 差 (方向性) | 高 | 低 | 不适用 (组分偏移) |
| CVD | 中等 | 良好 | 中等 | 中等 (C/H残留) | 部分适用 |
| ALD | 原子级 (±0.1nm) | 优异 (保形) | 高 (致密) | 低 (自清洁) | 全部适用 |
工艺陷阱： ALD工艺窗口（温度窗口）非常关键。温度过低会导致前驱体冷凝或反应不完全，引入C/H杂质；温度过高则可能破坏自限制机制，导致CVD模式生长，薄膜均匀性急剧恶化。对于HfO₂ ALD，典型窗口为200~300°C。
1.3 界面缺陷对器件性能的影响
高k介质与Si衬底之间的界面缺陷是制约器件可靠性与电性能的核心瓶颈。这些缺陷主要来源于界面处未饱和的悬挂键、氧空位、以及高k/Si之间的晶格失配与热应力。
界面缺陷的主要类型
- 界面陷阱 (Interface Traps, Dit)： 位于高k/Si界面能隙中的电子态，可俘获/释放载流子，导致阈值电压漂移和亚阈值摆幅退化。
- 固定氧化物电荷 (Fixed Oxide Charge, Qf)： 位于界面层内部或高k层中的净电荷，引起平带电压偏移。
- 氧空位 (Oxygen Vacancies, VO)： 高k介质中常见的本征点缺陷，可导致漏电通道和偏压温度不稳定性（BTI）。
- 界面层 (IL) 不均匀性： 局部IL厚度波动导致电场集中，加速器件击穿。
| 缺陷类型 | 来源 | 对器件性能的影响 | 典型密度范围 |
|---|---|---|---|
| 界面陷阱 (Dit) | 悬挂键、界面应力 | 阈值电压漂移、1/f噪声、迁移率退化 | 10¹⁰ ~ 10¹² cm⁻²eV⁻¹ |
| 固定电荷 (Qf) | 界面层中的过剩氧/缺氧 | 平带电压偏移、Vth 偏移 | 10¹¹ ~ 10¹² cm⁻² |
| 氧空位 (VO) | 高k沉积过程中的氧不足 | 漏电流增加、NBTI/PBTI退化 | 10¹⁸ ~ 10²⁰ cm⁻³ |
| IL不均匀性 | 衬底预处理、沉积工艺波动 | 局部击穿、可靠性寿命缩短 | 厚度波动 ±0.2nm |
关键指标： 对于先进CMOS工艺，目标Dit值需控制在5×10¹⁰ cm⁻²eV⁻¹以下，固定电荷密度Qf需低于5×10¹¹ cm⁻²。任何超出此范围的界面缺陷都将导致器件良率显著下降。
1.4 界面缺陷控制的核心策略
针对上述界面缺陷，业界已发展出多种工艺控制手段，这些策略将在后续章节中详细展开：
- 衬底预处理： 采用湿法化学清洗（如RCA标准清洗）结合原位H₂等离子体处理，去除表面自然氧化物并钝化悬挂键。
- 界面层工程： 通过原位臭氧氧化或化学氧化形成超薄（0.5~1.0nm）且致密的SiO₂界面层，作为高k与Si之间的缓冲层。
- ALD工艺参数优化： 精确控制沉积温度、前驱体脉冲时间、吹扫时间，避免CVD模式生长和杂质引入。
- 后退火处理： 在N₂或形成气体（N₂/H₂）中进行快速热退火（RTA），修复界面缺陷并激活钝化效果。
- 界面掺杂： 在界面层中引入微量N或F元素，通过形成更强的化学键抑制氧空位生成。