1. 课程导论：SiGe应变硅技术的背景、摩尔定律的挑战、课程目标与学习路径

1.1 摩尔定律的物理极限与应变硅的诞生

自1965年戈登·摩尔提出摩尔定律以来，半导体产业一直遵循“每18-24个月芯片集成度翻倍”的节奏演进。然而，当工艺节点进入28nm以下，传统等比例缩小策略面临严峻的物理瓶颈：

• 栅氧化层隧穿漏电：SiO₂厚度减薄至1nm以下时，量子隧穿效应导致栅极漏电流激增，功耗失控。
• 载流子迁移率退化：沟道掺杂浓度升高与界面散射增强，使得电子和空穴的有效迁移率持续下降。
• 短沟道效应：源漏穿通、阈值电压滚降、DIBL（漏致势垒降低）等效应严重制约器件性能。

在此背景下，应变硅技术（Strained Silicon）应运而生。通过在Si沟道中引入机械应力，改变能带结构，从而在不缩小物理尺寸的前提下提升载流子迁移率。其中，SiGe应变硅外延工艺是实现该技术的核心制造手段。

1.2 SiGe应变硅技术概述

SiGe应变硅技术利用SiGe合金作为应力源，通过外延生长在Si衬底上形成应变沟道。根据应力类型与结构，主要分为以下两类：

下图展示了全局应变硅与局部应变硅的基本结构对比：

1.3 外延工艺在应变硅中的核心角色

外延生长（Epitaxy）是应变硅技术实现的基石。无论是全局应变硅的虚拟衬底制备，还是局部应变硅的嵌入式SiGe源漏，都依赖于高精度、低缺陷的外延工艺。关键工艺要求包括：

1. 精确的组分控制：SiGe中Ge组分需精确到原子百分比级别，偏差直接影响应力大小与能带偏移。
2. 陡峭的异质界面：Si/SiGe界面过渡区需控制在1-2个原子层内，避免界面态与合金散射。
3. 低缺陷密度：位错、堆垛层错、颗粒污染等缺陷会严重降低载流子迁移率与器件良率。
4. 均匀性与重复性：300mm/450mm晶圆上的膜厚与组分均匀性需达到<1%的工艺能力。

1.4 课程目标与学习路径

本课程旨在系统性地建立外延生长SiGe应变硅工艺的知识体系，并重点培养缺陷控制的分析与解决能力。课程结构如下：

下图展示了本课程的知识体系与学习路径：

1.5 本章小结

本章作为课程导论，建立了以下核心认知：

• 摩尔定律的物理挑战催生了应变硅技术，SiGe外延是实现应变硅的关键工艺。
• 全局应变硅与局部应变硅分别适用于NMOS与PMOS，结构差异决定了工艺路线的不同。
• 外延工艺的组分控制、界面陡峭度、缺陷密度与均匀性是决定器件性能的核心工艺参数。
• 本课程按照“基础→工艺→缺陷→应用”四阶段递进，帮助学员系统掌握SiGe应变硅外延工艺与缺陷控制。