4. 器件物理基础：PN结理论、MOSFET工作原理、短沟道效应
本章是深亚微米CMOS工艺建模与仿真的物理基石。我们将从最基本的PN结出发，逐步构建MOSFET的完整物理图像，并重点剖析短沟道效应对器件特性的影响。理解这些内容是后续进行工艺校准、器件建模和TCAD仿真的前提。
4.1 PN结理论
PN结是所有半导体器件的基本构建单元。在深亚微米工艺中，源/漏结、阱-衬底结以及各种隔离结构的电学行为都依赖于PN结理论。
4.1.1 平衡态与耗尽层
当P型与N型半导体接触时，由于载流子浓度梯度，空穴从P区向N区扩散，电子从N区向P区扩散。扩散运动在界面附近留下电离的受主离子（负电荷）和施主离子（正电荷），形成空间电荷区（耗尽层）。耗尽层内建电场阻止载流子进一步扩散，最终达到动态平衡，形成内建电势 \( V_{bi} \)。
4.1.2 正向与反向偏置特性
| 偏置状态 | 耗尽层宽度 | 电流机制 | I-V特性 |
|---|---|---|---|
| 正向偏置 (V > 0) | 变窄 | 扩散电流（少子注入） | \( I = I_S (e^{qV/kT} - 1) \) |
| 反向偏置 (V < 0) | 变宽 | 漂移电流（少子抽取） | \( I \approx -I_S \)（饱和） |
| 击穿（高反向偏置） | 极宽 | 雪崩倍增 / 齐纳隧穿 | 电流急剧增大 |
4.1.3 PN结电容
耗尽层电容（势垒电容）是频率特性的关键参数，其表达式为：
\( C_j = \frac{A \epsilon_{Si}}{W_{dep}} \)，其中 \( W_{dep} \) 是耗尽层宽度，与偏压 \( V_R \) 相关：\( W_{dep} \propto \sqrt{V_{bi} + V_R} \)。
4.2 MOSFET工作原理
MOSFET（金属-氧化物-半导体场效应晶体管）是CMOS工艺的核心器件。其工作原理是通过栅极电压控制沟道表面的载流子浓度，从而调制源漏之间的电流。
4.2.1 阈值电压与沟道形成
当栅极电压 \( V_{GS} \) 超过阈值电压 \( V_{th} \) 时，半导体表面发生强反型，形成导电沟道。对于NMOS，沟道为电子；对于PMOS，沟道为空穴。
阈值电压的经典表达式为：
\( V_{th} = V_{FB} + 2\phi_F + \frac{\sqrt{2q\epsilon_{Si}N_A(2\phi_F)}}{C_{ox}} \)
- \( V_{FB} \)：平带电压，由功函数差和界面电荷决定。
- \( \phi_F \)：体费米势，\( \phi_F = \frac{kT}{q} \ln(N_A/n_i) \)。
- \( C_{ox} \)：单位面积栅氧化层电容，\( C_{ox} = \epsilon_{ox}/t_{ox} \)。
4.2.2 线性区与饱和区
| 工作区 | 条件 | 漏极电流 \( I_{DS} \) | 沟道状态 |
|---|---|---|---|
| 截止区 | \( V_{GS} < V_{th} \) | \( I_{DS} \approx 0 \)（亚阈值漏电除外） | 未形成沟道 |
| 线性区（三极管区） | \( V_{GS} > V_{th} \)，\( V_{DS} < V_{GS} - V_{th} \) | \( I_{DS} = \mu_n C_{ox} \frac{W}{L} [(V_{GS} - V_{th})V_{DS} - \frac{1}{2}V_{DS}^2] \) | 沟道连续，从源到漏 |
| 饱和区（夹断区） | \( V_{GS} > V_{th} \)，\( V_{DS} \ge V_{GS} - V_{th} \) | \( I_{DS} = \frac{1}{2} \mu_n C_{ox} \frac{W}{L} (V_{GS} - V_{th})^2 (1 + \lambda V_{DS}) \) | 沟道在漏端夹断 |
4.3 短沟道效应
当MOSFET沟道长度缩小到深亚微米（< 0.5μm）甚至纳米尺度时，二维和三维电场效应变得显著，导致一系列短沟道效应。这些效应严重影响了器件的电学特性，是工艺建模和TCAD仿真必须精确捕捉的核心问题。
4.3.1 阈值电压滚降 (Vth Roll-off)
随着沟道长度 \( L \) 减小，源漏耗尽层对沟道电势的影响增大，导致阈值电压下降。这种现象称为Vth滚降。
- 物理机制： 短沟道器件中，源漏结的耗尽层向沟道延伸，栅极对沟道的控制能力减弱，需要更小的栅压就能形成反型层。
- 工程影响： 导致器件关断漏电流增大，静态功耗上升。
- TCAD表征： 通过扫描不同沟道长度下的 \( V_{th} \)，绘制 \( V_{th} \) vs. \( L \) 曲线，是工艺验证的标准步骤。
4.3.2 漏致势垒降低 (DIBL)
DIBL是短沟道效应中最具代表性的现象。当漏极电压 \( V_{DS} \) 增大时，漏极附近的电场穿透到源极，降低了源极与沟道之间的势垒高度，导致阈值电压进一步下降。
4.3.3 其他短沟道效应
| 效应名称 | 物理描述 | 对器件的影响 |
|---|---|---|
| SCE (短沟道效应广义) | 沟道长度缩短导致栅控能力减弱 | Vth下降，亚阈值摆幅退化 |
| DIBL | 漏压导致源端势垒降低 | Vth随VDS增大而下降 |
| Vth Roll-off | Vth随L减小而下降 | 短沟器件关断困难 |
| 亚阈值摆幅退化 | 表面势变化效率降低 | 开关特性变差，SS增大 |
| 沟道长度调制 | 饱和区夹断点随VDS移动 | 输出电阻减小，增益下降 |
- 使用
sdevice进行DC扫描，提取不同沟道长度（如 1μm, 0.5μm, 0.18μm, 0.13μm）下的 \( V_{th} \)。 - 设置 \( V_{DS} = 0.05V \) 和 \( V_{DS} = 1.0V \) 两种条件，计算DIBL系数。
- 观察亚阈值摆幅 \( SS = \frac{dV_{GS}}{d(\log I_{DS})} \) 是否随沟道长度减小而增大。
4.3.4 短沟道效应的抑制技术
为了在深亚微米节点维持良好的器件性能，工艺上通常采用以下技术：
- 轻掺杂漏 (LDD)： 在源漏与沟道之间引入低掺杂区，降低漏端峰值电场，抑制热载流子效应和DIBL。
- 晕环/口袋注入 (Halo/Pocket Implant)： 在源漏结附近进行高浓度、与衬底同型的掺杂，增强沟道两端的掺杂浓度，抑制耗尽层扩展。
- 薄栅氧化层： 增加栅控能力，降低短沟道效应。
- 高K介质 + 金属栅： 在等效氧化层厚度（EOT）减小的同时，抑制多晶硅耗尽效应。