深亚微米CMOS工艺模型验证与器件仿真工程实践 - 第1节

1.1 摩尔定律与工艺缩放

摩尔定律（Moore’s Law）由 Intel 联合创始人 Gordon Moore 于 1965 年提出，其核心观测为：集成电路上可容纳的晶体管数目，约每 18–24 个月翻一番。这一经验规律驱动了半导体产业近六十年的技术演进，成为深亚微米 CMOS 工艺发展的根本动力。

关键指标： 工艺节点每代缩小约 0.7 倍，晶体管密度提升约 2 倍，单位成本降低约 30%。

1.1.1 工艺缩放的基本法则

CMOS 工艺缩放遵循 Dennard 缩放定律（1974），其核心思想是在保持电场恒定的前提下，按比例缩小器件尺寸与电压。下表总结了理想缩放规则：

参数 缩放因子（κ） 说明
栅极长度 L 1/κ 物理尺寸缩小
栅氧化层厚度 Tox 1/κ 保持垂直电场恒定
电源电压 VDD 1/κ 降低功耗与热载流子效应
掺杂浓度 NA/ND κ 抑制短沟道效应
电流密度 J κ 单位面积电流增加
延迟 τ 1/κ 开关速度提升
功耗密度 P 1 理想情况下保持不变
注意： 进入 0.13μm 节点后，Dennard 缩放因漏电流剧增、阈值电压无法等比降低而失效，导致“功耗墙”问题。后续工艺更多依赖 HKMG（高 k 金属栅）、FinFET 等结构创新。

1.1.2 摩尔定律的延续与挑战

随着工艺进入深亚微米（0.18μm 及以下），传统等比缩放面临物理极限：

  • 短沟道效应（SCE）： 阈值电压滚降、DIBL（漏致势垒降低）加剧。
  • 栅漏电流： 栅氧化层厚度减至 1–2 nm 时，直接隧穿电流不可忽略。
  • 互连延迟： RC 延迟随线宽缩小而增加，成为性能瓶颈。
  • 功耗密度： 静态功耗（漏电流）与动态功耗（CV²f）共同制约集成度。
摩尔定律演进与工艺节点里程碑 0.18μm 1999 0.13μm 2001 90nm 2004 65nm 2006 45nm 2008 32nm 2010 22nm 2012 14nm 2014 深亚微米范围：0.18μm → 0.13μm → 90nm → 65nm → 45nm → 32nm → 22nm → 14nm → 10nm → 7nm → 5nm → 3nm 每代缩放约 0.7×，密度翻倍；45nm 后引入 HKMG，22nm 后引入 FinFET

1.2 深亚微米定义与工艺特征

深亚微米（Deep Submicron, DSM） 通常指工艺节点 ≤ 0.18μm（180nm）的 CMOS 技术。该节点标志着传统平面缩放进入量子隧穿与高场效应显著的区域，器件物理与工艺集成面临根本性变革。

1.2.1 深亚微米的关键技术特征

  • 栅氧化层厚度 < 4 nm： 直接隧穿电流成为栅漏电的主要来源，需引入氮氧化硅（SiON）或高 k 介质。
  • 浅结与晕环注入： 采用低能量离子注入形成超浅源漏延伸区（SDE），配合口袋注入（Pocket/Halo）抑制短沟道效应。
  • 铜互连与低 k 介质： 0.18μm 节点开始用铜代替铝，降低互连 RC 延迟；后续引入低 k（k < 3.0）介质。
  • 化学机械抛光（CMP）： 实现全局平坦化，支持多层金属互连（≥ 6 层）。
  • 光刻技术： 从 248nm KrF 深紫外光刻过渡到 193nm ArF 浸没式光刻，分辨率增强技术（RET）广泛应用。
工程提示： 在 TCAD 仿真中，0.18μm 节点是验证经典漂移-扩散模型与量子修正模型的“分水岭”。低于此节点，必须开启量子势模型（e.g. Density Gradient）和带间隧穿模型。

1.2.2 深亚微米 vs 超深亚微米 vs 纳米工艺

分类 节点范围 典型特征 关键挑战
深亚微米（DSM） 0.18μm – 0.13μm SiON 栅介质、铜互连、CMP 栅漏电、SCE、互连延迟
超深亚微米（VDSM） 90nm – 45nm 应变硅、HKMG、193nm 光刻 迁移率退化、随机掺杂涨落
纳米工艺（Nanoscale） 32nm 及以下 FinFET/GAA、EUV、极低 k 量子效应、热效应、可靠性
深亚微米 CMOS 器件结构演变 平面 MOSFET 0.18μm – 0.13μm 多晶硅栅 SiO₂/SiON 源 漏 P 型衬底 DSM 增强型 90nm – 45nm 金属栅 HfO₂ / HfSiON 源 漏 P 阱 + 晕环 FinFET 22nm 及以下 栅极 源 漏 SOI / 体硅 从平面到 FinFET：栅控能力增强，SCE 抑制，驱动电流提升

1.3 工艺节点演进路线图

半导体工艺节点的命名经历了从“物理栅长”到“等效缩放”的转变。0.18μm 节点之后，节点名称逐渐与物理尺寸脱钩，更多代表代际标识。下表梳理了从 0.18μm 到 3nm 的关键节点及其技术标志：

节点 量产年份 栅极结构 光刻技术 关键创新
0.18μm 1999 多晶硅 / SiO₂ 248nm KrF 铜互连、低 k 介质
0.13μm 2001 多晶硅 / SiON 248nm KrF 应变硅、超浅结
90nm 2004 多晶硅 / SiON 193nm ArF NiSi 硅化物、e-SiGe
65nm 2006 多晶硅 / SiON 193nm ArF MEMS 集成、超低 k
45nm 2008 金属栅 / HfO₂ 193nm 浸没式 HKMG 首次量产
32nm 2010 金属栅 / HfO₂ 193nm 浸没式 高迁移率沟道
22nm 2012 FinFET 193nm 浸没式 + SADP 三栅 FinFET 量产
14nm 2014 FinFET 193nm 浸没式 + SADP 第二代 FinFET
10nm 2017 FinFET 193nm 浸没式 + SAQP COAG（接触有源栅）
7nm 2018 FinFET EUV / 193nm 多重图形 EUV 引入、高迁移率
5nm 2020 FinFET EUV SiGe 沟道、极低 k
3nm 2022–2023 GAA (Nanosheet) EUV 环绕栅极、堆叠纳米片
路线图趋势： 从 0.18μm 到 3nm，晶体管密度提升约 1000 倍，开关速度提升约 50 倍，单位功能功耗降低约 1000 倍。但每代研发成本从 0.18μm 的约 5 亿美元飙升至 3nm 的超过 50 亿美元。

1.3.1 工艺节点与 TCAD 仿真的对应关系

在《深亚微米CMOS工艺模型验证与器件仿真工程实践》课程中，我们将针对以下关键节点进行工艺模型校准与器件仿真：

  1. 0.18μm 节点： 经典漂移-扩散模型验证，SCE 与 DIBL 校准。
  2. 90nm 节点： 应变硅迁移率模型、量子势修正。
  3. 45nm 节点： HKMG 功函数调谐、栅漏电隧穿模型。
  4. 22nm 节点： FinFET 三维结构仿真、量子限制效应。
  5. 7nm 节点： EUV 光刻工艺建模、多图形效应。
工艺节点演进与 TCAD 仿真重点 0.18μm 漂移-扩散 90nm 应变硅模型 45nm HKMG 隧穿 22nm FinFET 3D 7nm EUV 光刻 3nm GAA TCAD 仿真模型演进路线 经典 DD → 量子势修正 → 隧穿模型 → 三维量子传输 → 光刻/刻蚀工艺建模 每代节点需校准：阈值电压、驱动电流、漏电流、电容、可靠性参数 工艺模型验证是连接 Fab 与设计的核心桥梁

1.3.2 工艺节点命名的“数字游戏”

值得注意的是，45nm 节点之后，节点名称不再等于物理栅极长度。例如：

  • 7nm 节点： 实际 Fin 间距约 30nm，栅极长度约 18nm，接触多晶硅间距（CPP）约 56nm。
  • 5nm 节点： 实际栅极长度约 14nm，Fin 间距约 24nm。
  • 3nm 节点： 纳米片宽度约 15nm，片间距约 10nm。
仿真陷阱： 在 TCAD 中建立工艺模型时，不能直接使用节点名称作为物理尺寸。必须从 PDK 或文献中获取真实的栅长、氧化层厚度、掺杂分布等参数，否则仿真结果与实测将产生系统性偏差。

1.4 深亚微米工艺的工程挑战与仿真需求

深亚微米 CMOS 工艺的工程实践面临多维度挑战，TCAD 仿真在以下方面发挥不可替代的作用：

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