1. 先进封装概述
1.1 先进封装的定义
先进封装（Advanced Packaging）是指超越传统引线键合与简单塑封，通过晶圆级、芯片级或系统级集成技术，实现更高密度互连、更优电热性能与更小外形尺寸的封装方法。其核心目标是在摩尔定律放缓背景下，利用封装维度延续芯片性能提升。
关键特征： 高密度互连（HDI）、多芯片集成、短互连路径、异构集成（Heterogeneous Integration）。
1.2 发展历程
封装技术经历了从简单到复杂、从平面到立体的演进过程：
| 阶段 | 时间 | 代表技术 | 互连密度 |
|---|---|---|---|
| 传统封装 | 1970s-1990s | DIP、QFP、SOP | 低（< 100 I/O） |
| 先进封装初期 | 2000s-2010s | BGA、FC-BGA、WLCSP | 中（100-1000 I/O） |
| 2.5D/3D 集成 | 2010s-至今 | 硅中介层、TSV、微凸点 | 高（> 1000 I/O） |
| 异构集成时代 | 2020s-未来 | Chiplet、Hybrid Bonding、FOWLP | 超高（> 10000 I/O） |
1.3 主要类型：2D / 2.5D / 3D 封装
根据芯片在封装体内的排列方式与互连结构，先进封装可分为以下三类：
- 2D 封装： 芯片并排放置于基板表面，通过引线键合或倒装焊连接。结构简单，但互连密度受限于基板布线能力。
- 2.5D 封装： 芯片倒装于硅中介层（Interposer）上，中介层通过 TSV（硅通孔）连接至下方基板。中介层提供高密度布线，实现芯片间高速通信。
- 3D 封装： 芯片垂直堆叠，通过 TSV 或混合键合（Hybrid Bonding）实现层间直接互连。互连路径最短，集成密度最高。
应用场景提示： 2.5D 封装常用于 HBM 与 GPU 的集成；3D 封装则广泛应用于 CIS（图像传感器）、NAND Flash 堆叠及未来高性能计算 Chiplet 方案。
1.4 先进封装对薄膜沉积技术的需求
随着封装密度提升，薄膜沉积技术成为实现高性能互连与可靠性的关键工艺。先进封装对薄膜沉积提出了以下核心需求：
| 应用场景 | 所需薄膜 | 关键要求 | 推荐技术 |
|---|---|---|---|
| TSV 绝缘层 | SiO₂、SiN | 高深宽比保形性、低应力 | PECVD、ALD |
| 扩散阻挡层 | TaN、TiN、WNC | 超薄（< 5 nm）、无针孔 | ALD |
| 种子层/粘附层 | Cu、Ti、Ni | 均匀性、低电阻率 | PVD、ALD |
| 介电钝化层 | Al₂O₃、HfO₂ | 低温工艺、高介电强度 | ALD |
| 混合键合介质 | SiO₂、SiCN | 原子级平整度、低缺陷 | PECVD、ALD |
工艺挑战： 先进封装中的薄膜沉积面临高深宽比结构（> 10:1）、低温限制（< 400°C）、以及多材料界面兼容性等严峻挑战。传统 PVD 与 CVD 在保形性与厚度控制方面逐渐达到极限，ALD 因其自限制生长特性成为解决上述问题的关键候选技术。
1.5 薄膜均匀性在先进封装中的重要性
薄膜均匀性直接影响封装互连的电气性能、机械可靠性与长期寿命。在先进封装中，不均匀薄膜会导致：
- 电阻率波动： 种子层厚度不均造成电镀电流密度分布差异，引发空洞或凸起。
- 应力集中： 介电层厚度变化引起局部应力，导致芯片翘曲或界面分层。
- 击穿电压下降： 绝缘层薄弱点在高电场下提前失效，降低封装可靠性。
- 键合界面缺陷： 混合键合要求介质层厚度偏差 < 1 nm，否则键合强度不足。