CP测试探针卡参数配置与良率分析实战课程 - 第1节
1.1 CP测试定义
CP测试（Chip Probing，芯片探针测试）是半导体制造流程中晶圆级电性测试的关键环节。在晶圆完成全部前道工艺（FEOL/BEOL）后、划片封装之前，通过探针卡（Probe Card）上的探针直接接触芯片的焊盘（Pad）或凸点（Bump），对每颗晶粒（Die）施加测试向量并采集电性响应，从而筛选出功能与参数合格的芯片。
核心目标：在封装成本投入之前，剔除早期失效芯片（Known Good Die，KGD筛选），降低整体制造成本。
CP测试的输入与输出
| 项目 | 说明 |
|---|---|
| 输入 | 已完成全部工艺的晶圆、探针卡、测试程序（Test Program）、测试机台（Tester） |
| 输出 | 晶圆良率（Yield）报告、每颗Die的Bin分类结果、电性参数分布（如Vt、Ids、Leakage） |
| 关键数据 | Bin1（Pass）/ Bin2~BinN（Fail分类）、探针接触电阻、Overdrive量、针痕一致性 |
1.2 CP测试在半导体制造流程中的位置
半导体制造流程可划分为四个主要阶段：设计 → 晶圆制造 → 晶圆测试（CP）→ 封装与终测（FT）。CP测试位于晶圆制造完成之后、划片封装之前，是前道工艺质量的第一道电性验证关口。
流程位置示意：Fab Out（晶圆出厂）→ CP测试 → 划片（Dicing）→ 封装（Assembly）→ FT测试 → 出货。
1.3 CP测试与FT测试的区别
CP测试与FT测试虽然同属半导体测试范畴，但在测试对象、测试条件、测试目的和成本结构上存在本质差异。下表从多个维度进行对比：
| 对比维度 | CP测试（Chip Probing） | FT测试（Final Test） |
|---|---|---|
| 测试对象 | 晶圆上的裸Die（未封装） | 封装后的成品芯片 |
| 接触方式 | 探针卡探针直接接触Pad/Bump | 测试座（Socket）+ 测试板（Load Board） |
| 测试环境 | 晶圆级，通常常温（25°C）或高温（85°C） | 封装级，可覆盖更宽温度范围（-40°C ~ 150°C） |
| 测试频率 | 受探针寄生参数限制，通常较低（< 1GHz） | 可支持更高频率（> 10GHz） |
| 测试成本 | 探针卡维护成本高，但可提前剔除坏品 | 封装后测试，单颗成本较高 |
| 主要目的 | 早期良率筛选、参数监控、KGD确认 | 最终功能验证、性能分级、可靠性筛选 |
| 测试覆盖率 | 以DC参数、功能测试为主 | DC+AC+功能+系统级测试，覆盖率更高 |
工程实践提示：CP测试的探针接触电阻（Contact Resistance）是影响测试稳定性的关键参数。通常要求单针接触电阻 < 2Ω，针间电阻差异 < 0.5Ω。若接触电阻过大，会导致测试误判（False Fail），降低有效良率。
CP与FT的协同关系
在实际量产中，CP与FT并非相互替代，而是形成双层筛选体系：
- CP测试：快速剔除因工艺缺陷导致的硬失效（如短路、开路、漏电过大），降低封装成本。
- FT测试：对通过CP的芯片进行更全面的性能验证，包括时序、功耗、温度特性等。
- 良率关联分析：CP良率与FT良率的差值（Yield Delta）是衡量探针卡接触质量与测试程序有效性的重要指标。
Yield Delta（良率差值）的工程意义
Yield Delta = FT良率 - CP良率。正常情况下，FT良率应略高于CP良率（因为CP已剔除部分坏品）。若Yield Delta为负值（FT良率低于CP良率），通常提示以下问题：
- 探针卡接触不良：CP测试时探针未有效接触，导致坏品误判为良品（False Pass）。
- 测试程序覆盖不足：CP测试向量未能覆盖某些失效模式。
- 封装引入缺陷：封装工艺导致芯片损坏（如热应力、静电放电）。
实战经验：在量产监控中，建议将Yield Delta控制在 ±1% 以内。若超过 ±2%，需立即启动探针卡清洁、针痕检查或测试程序优化流程。