1. 课程导论：3D集成技术概述、HKMG工艺简介、ESD防护的重要性、课程目标与学习路径
1.1 3D集成技术概述
3D集成技术通过垂直堆叠多个芯片层，利用硅通孔（TSV）和微凸点实现层间互连，突破了传统2D平面缩放的物理极限。该技术能显著缩短互连长度、降低RC延迟、提高带宽密度，并支持异构集成（如逻辑、存储、MEMS、RF器件的异质堆叠）。
核心优势： 与传统2D SoC相比，3D集成可减少40%~50%的互连功耗，提升3~5倍的带宽密度，并实现更小的封装面积。
典型的3D集成工艺流程包括：晶圆减薄、TSV刻蚀与填充、晶圆键合、层间介质沉积与微凸点制作。随着堆叠层数增加（从2层到8层甚至更高），热管理、应力控制和工艺良率成为关键挑战。
1.2 HKMG工艺简介
高k金属栅极（HKMG）工艺是45nm节点以下CMOS技术的核心变革。传统SiO₂栅氧化层在厚度减薄至1.2nm以下时，漏电流急剧增大（直接隧穿效应）。HKMG采用HfO₂、ZrO₂等高k介质（k值20~25）替代SiO₂（k=3.9），配合金属栅极（TiN、TaN、Al等）替代多晶硅，有效抑制栅漏电并改善沟道载流子迁移率。
| 参数 |
传统SiO₂/多晶硅栅 |
HKMG（HfO₂/金属栅） |
| 等效氧化层厚度（EOT） |
1.0~1.4 nm |
0.7~1.0 nm |
| 栅漏电流密度 |
~10 A/cm² |
~0.1 A/cm² |
| 栅极功函数可调性 |
受限（多晶硅耗尽效应） |
宽范围（通过金属叠层调节） |
| 界面陷阱密度（Dit） |
~2×10¹⁰ cm⁻²eV⁻¹ |
~5×10¹⁰ cm⁻²eV⁻¹（需界面层优化） |
工艺要点： HKMG的集成方式分为“栅优先（Gate-first）”和“栅后（Gate-last）”两种。在3D集成中，由于热预算限制（键合温度通常≤400°C），Gate-last工艺更有利于保持HKMG界面质量。
1.3 ESD防护的重要性
静电放电（ESD）是集成电路在制造、封装、测试和系统应用中失效的主要物理机制之一。在3D集成工艺中，ESD防护面临更严峻的挑战：
- 薄栅氧化层脆弱性： HKMG的EOT仅0.7~1.0 nm，栅氧化层击穿电压低至2~3 V，远低于传统器件的5~6 V。
- TSV耦合效应： 硅通孔（TSV）与衬底之间的寄生电容和耦合噪声会降低ESD器件的触发均匀性。
- 热预算限制： 3D键合工艺（≤400°C）限制了ESD防护结构中的退火和杂质激活条件，影响器件性能。
- 多层堆叠的电流路径： 堆叠芯片间的ESD电流泄放路径复杂，需要跨层协同设计。
关键数据： 根据JEDEC标准（JS-001-2017），HBM（人体模型）ESD等级要求≥2 kV，CDM（充电器件模型）要求≥500 V。在3D集成中，HKMG器件的CDM失效阈值可能下降30%~50%，需针对性优化。
1.4 课程目标与学习路径
本课程旨在系统建立3D集成工艺中HKMG对ESD防护结构可靠性评估的知识体系。学员将掌握从器件物理到系统级验证的完整方法论。
| 模块 |
章节范围 |
核心学习目标 |
| 基础篇 |
第1~5章 |
理解3D集成工艺、HKMG器件物理、ESD失效机理与标准 |
| 器件篇 |
第6~12章 |
掌握GGNMOS、SCR、二极管等ESD器件在HKMG下的特性变化 |
| 工艺篇 |
第13~20章 |
分析TSV应力、热预算、界面层对ESD可靠性的影响 |
| 评估篇 |
第21~26章 |
学习TLP测试、HBM/CDM仿真、失效分析（EMMI/TIVA） |
| 设计篇 |
第27~30章 |
掌握3D集成ESD防护网络设计、协同优化与设计规则 |
学习建议： 建议学员具备半导体器件物理（MOSFET、PN结）和集成电路工艺基础。每章后附有思考题和仿真练习，推荐使用TCAD工具（如Sentaurus、Silvaco）进行HKMG器件ESD特性仿真验证。