2. SOI器件结构：部分耗尽（PD-SOI）与全耗尽（FD-SOI）器件的结构差异与物理机制

在SOI技术中，根据顶层硅膜厚度与沟道耗尽层宽度的相对关系，将器件分为部分耗尽（Partially Depleted, PD-SOI）和全耗尽（Fully Depleted, FD-SOI）两种基本结构。两者的核心差异在于沟道区是否被完全耗尽，这直接决定了器件的电学特性、阈值电压行为以及背栅效应的敏感程度。

2.1 结构差异：硅膜厚度与耗尽状态

PD-SOI与FD-SOI的根本区别在于顶层硅膜厚度（\(T_{si}\)）与沟道最大耗尽层宽度（\(X_{d,max}\)）之间的数值关系。

2.2 物理机制：耗尽状态与背栅耦合

两种器件的物理机制差异主要体现在背栅偏置对阈值电压的调制能力上。背栅（衬底）通过埋氧层（BOX）与顶层硅膜耦合，其影响程度由硅膜厚度和耗尽状态决定。

2.2.1 PD-SOI的背栅耦合机制

• 屏蔽效应： 中性体区作为“电势缓冲区”，屏蔽了背栅电场对前沟道的影响。背栅电压的变化主要改变体区电位，而非直接调制沟道表面势。
• 阈值电压调整： 背栅偏置对阈值电压的影响较弱，通常通过体接触施加偏置来间接调整，调整范围有限。
• 浮体效应： 中性体区积累的电荷会改变体区电位，导致阈值电压漂移、输出曲线扭折（Kink）以及寄生双极晶体管效应。

2.2.2 FD-SOI的背栅耦合机制

• 直接耦合： 由于硅膜完全耗尽，背栅电场直接穿透整个硅膜，与前栅电场共同决定沟道电势分布。背栅电压的变化会显著改变前沟道的表面势。
• 阈值电压调整： 背栅偏置对阈值电压的调制作用非常显著，调整灵敏度高，是实现动态阈值电压调整（如多阈值电压设计）的核心物理基础。
• 无浮体效应： 不存在中性体区，冲击电离产生的载流子被迅速扫出，从根本上消除了浮体效应。

2.3 结构对比示意图

下图从器件截面角度对比了PD-SOI与FD-SOI的核心结构差异，重点展示了中性体区、耗尽层边界以及背栅耦合路径。

2.4 阈值电压与背栅效应的物理联系

两种结构的阈值电压（\(V_{th}\)）对背栅偏置（\(V_{bg}\)）的响应截然不同，这直接影响了器件的设计自由度。

• PD-SOI阈值电压： 主要由前栅功函数、栅氧化层厚度和沟道掺杂浓度决定。背栅偏置通过改变体区电位间接影响\(V_{th}\)，调整灵敏度通常小于 50 mV/V。
• FD-SOI阈值电压： 由前栅和背栅共同决定。背栅偏置通过改变背沟道界面势，直接调制前沟道阈值电压，调整灵敏度可达 100~300 mV/V，甚至更高。

2.5 工艺实现与设计选择