MOSFET栅氧化层陷阱对阈值电压的影响：TCAD仿真 - 第1节
1.1 MOSFET 器件基本结构
金属-氧化物-半导体场效应晶体管（MOSFET）是超大规模集成电路中最核心的开关器件。其基本结构由三个电极（源极、漏极、栅极）以及一个半导体衬底构成，通过栅极电压控制沟道电流的通断。
核心结构要素： 栅极（金属或多晶硅）— 栅氧化层（SiO₂ 或高k介质）— 半导体衬底（P型或N型硅）— 源/漏区（重掺杂）。
1.1.1 典型平面 MOSFET 结构
下图展示了一个 N 沟道 MOSFET（NMOS）的截面结构，其中栅氧化层位于栅极与衬底之间，是决定器件电学特性的关键介质层。
1.1.2 关键尺寸与参数
| 参数名称 | 符号 | 典型值（现代工艺） | 对器件影响 |
|---|---|---|---|
| 栅氧化层厚度 | Tox | 1.2 – 3.0 nm | 控制栅控能力与漏电流 |
| 沟道长度 | L | 7 – 28 nm | 决定开关速度与短沟道效应 |
| 沟道宽度 | W | 0.1 – 10 μm | 决定驱动电流能力 |
| 衬底掺杂浓度 | Nsub | 1017 – 1018 cm⁻³ | 影响阈值电压与体效应 |
| 影响因素 | 变化趋势 | 对 Vth 的影响 |
|---|---|---|
| 栅氧化层厚度 Tox ↑ | 增大 | Vth 升高（栅控减弱） |
| 衬底掺杂浓度 Na ↑ | 增大 | Vth 升高（耗尽层电荷增加） |
| 栅氧化层固定电荷 ↑ | 正电荷增加 | Vth 负向漂移 |
| 栅氧化层陷阱电荷 ↑ | 陷阱密度增加 | Vth 漂移（正/负取决于陷阱类型） |
1.3 栅氧化层陷阱的基本概念
栅氧化层陷阱（Gate Oxide Traps）是指存在于 SiO₂ 介质内部或 Si/SiO₂ 界面处的缺陷能级，能够捕获或释放载流子，从而改变氧化层内的电荷分布，直接影响阈值电压的稳定性与可靠性。
1.3.1 陷阱的分类
- 界面陷阱（Interface Traps, Nit）： 位于 Si/SiO₂ 界面，能级在硅禁带内，可与衬底快速交换电荷。
- 氧化层体陷阱（Bulk Oxide Traps, Not）： 位于氧化层内部，通常由工艺缺陷或应力引入，电荷交换较慢。
- 可移动离子（Mobile Ions）： 如 Na⁺、K⁺，在电场下可在氧化层内迁移，引起 Vth 不稳定。
注意： 在 TCAD 仿真中，陷阱通常通过“陷阱模型”（Trap Model）定义，包括陷阱类型（施主/受主）、能级位置、俘获截面和空间分布。错误设置陷阱参数会导致仿真结果严重偏离物理实际。
1.3.2 陷阱对阈值电压的作用机制
栅氧化层陷阱通过以下方式影响 Vth：
- 电荷屏蔽效应： 被捕获的电荷改变栅极电场分布，等效于在氧化层中引入额外电荷层。
- 平带电压漂移： 陷阱电荷导致 Vfb 偏移，进而改变 Vth。
- 沟道载流子散射： 界面陷阱增加载流子散射，降低迁移率，间接影响 Vth 提取。
1.3.3 陷阱参数对 TCAD 仿真的重要性
| 陷阱参数 | 符号 | 典型范围 | 仿真影响 |
|---|---|---|---|
| 陷阱密度 | Ntrap | 10¹⁰ – 10¹² cm⁻² | 直接决定 Vth 漂移量 |
| 陷阱能级 | Et | 导带底以下 0.2 – 0.8 eV | 决定陷阱充放电温度特性 |
| 俘获截面 | σ | 10⁻¹⁵ – 10⁻¹⁷ cm² | 影响陷阱充放电动力学 |
| 空间分布 | — | 界面 / 均匀 / 高斯 | 影响 Vth 对偏压的响应 |