1. SOI 技术概述
绝缘体上硅（Silicon-On-Insulator, SOI）技术通过在硅衬底与顶层有源硅之间引入一层埋氧层（Buried Oxide, BOX），实现了器件与衬底的全介质隔离。这一结构革新为集成电路带来了寄生电容降低、闩锁免疫、短沟道效应抑制等根本性优势，是射频、低功耗及先进制程的重要技术路线。
1.1 SOI 器件结构
SOI MOSFET 的核心特征是在有源硅层与体硅衬底之间嵌入一层 SiO₂ 埋氧层。下图展示了典型 SOI 器件的剖面结构：
关键结构要素：
- 顶层有源硅（Top Si Film） — 形成器件的沟道、源漏区，厚度通常为 10–100 nm。
- 埋氧层（BOX） — SiO₂ 介质层，厚度 10–200 nm，实现垂直方向的全介质隔离。
- 硅衬底（Substrate） — 提供机械支撑，同时形成衬底寄生电容与电阻网络。
- 源/漏/栅极 — 与体硅 MOSFET 类似，但源漏可延伸至 BOX 顶面。
1.2 SOI 相比体硅的优势
SOI 技术通过埋氧层消除了传统体硅 CMOS 中源漏与衬底之间的 pn 结隔离，带来以下核心优势：
| 对比维度 | 体硅 CMOS | SOI CMOS | 工程收益 |
|---|---|---|---|
| 源/漏-衬底结电容 | 高（pn 结耗尽电容） | 极低（BOX 介质电容） | 降低 30–50% 动态功耗 |
| 闩锁效应（Latch-up） | 存在寄生 BJT 路径 | 天然免疫（无体接触） | 简化版图设计规则 |
| 短沟道效应（SCE） | 严重（< 45 nm 节点） | 显著抑制（薄体效应） | 更好的 Vth 滚降 |
| 衬底漏电流 | 源漏-衬底反向漏电 | BOX 阻断直流漏电路径 | 静态功耗降低 2–3 个数量级 |
| 抗单粒子效应（SEE） | 敏感（电荷收集体积大） | 加固（有源体积极小） | 空间/航空电子可靠性提升 |
| 工作温度范围 | 受限于结漏电（< 150°C） | 可扩展至 250–300°C | 高温传感器/汽车电子 |
工程提示： SOI 在射频（RF）应用中优势尤为突出——低衬底寄生电容使 fT 和 fmax 提升 20–40%，且无需高阻衬底即可实现高 Q 值无源器件。
1.3 SOI 技术分类：PD-SOI 与 FD-SOI
根据顶层有源硅厚度与沟道耗尽状态，SOI 技术分为两大类：
1.3.1 部分耗尽 SOI（PD-SOI）
- 顶层硅厚度：大于沟道最大耗尽层宽度（通常 > 50 nm）。
- 体区状态：沟道下方存在中性体区（浮体效应显著）。
- 典型应用：高性能数字逻辑、RF 开关、功率管理 IC。
- SPICE 建模挑战：必须考虑浮体效应、寄生 BJT、自加热效应。
1.3.2 全耗尽 SOI（FD-SOI）
- 顶层硅厚度：小于最大耗尽层宽度（通常 5–20 nm）。
- 体区状态：沟道完全耗尽，无中性体区，浮体效应基本消除。
- 典型应用：超低功耗 SoC、28 nm 以下节点、近阈值计算。
- SPICE 建模挑战：量子限制效应、背栅耦合、超薄体迁移率退化。
SPICE 建模注意： PD-SOI 的浮体效应会导致 kink 效应、历史效应（history effect）和寄生 BJT 导通，必须在模型中显式包含体节点（body node）和体电阻网络。FD-SOI 虽然浮体效应弱，但背栅偏置（back-gate bias）对 Vth 的调制不可忽略，需引入背栅电压节点。
1.3.3 技术路线对比总结
| 参数 | PD-SOI | FD-SOI |
|---|---|---|
| 顶层硅厚度（Tsi） | 50–100 nm | 5–20 nm |
| 沟道耗尽状态 | 部分耗尽（中性体区） | 全耗尽（无中性体区） |
| 浮体效应 | 显著（需建模） | 可忽略 |
| 短沟道控制 | 中等（需 HALO 注入） | 优秀（自然抑制） |
| 背栅耦合 | 弱（体区屏蔽） | 强（直接影响 Vth） |
| 典型工艺节点 | 0.18 µm – 45 nm | 28 nm – 12 nm |
| SPICE 模型复杂度 | 高（浮体+自加热） | 中（背栅+量子效应） |