3. 信号完整性基础
PCIe 链路从 2.5 GT/s 一路演进到 32 GT/s、64 GT/s，速率提升的本质是单位时间窗口（UI）不断收窄。当 UI 从 400 ps 缩到 31.25 ps 甚至更小时，PCB 走线、过孔、连接器、封装这些"无源信道"对信号的影响就不再可以忽略。理解信道损耗、码间干扰（ISI）、抖动（Jitter）与眼图之间的关系，是配置和优化均衡参数（如 Tx FFE、Rx CTLE/DFE）的前提。
一、核心原理：从频域损耗到时域眼图闭合
信道对信号的作用可以用频域和时域两种视角描述。频域上，FR4 板材的介质损耗随频率近似线性增长，趋肤效应带来的导体损耗随频率的平方根增长，二者叠加使高频分量衰减远大于低频分量。时域上，这种"低通"特性表现为边沿变缓、幅度衰减，并且前一个比特的能量会拖尾到后续比特的采样时刻，形成码间干扰。
抖动则描述信号边沿在时间轴上的不确定性，分为随机抖动（RJ，服从高斯分布，无界）和确定性抖动（DJ，有界，如占空比失真、周期性抖动、数据相关抖动）。总抖动 TJ 常用 TJ = DJ + n × RJ 估算，n 取决于目标误码率（如 BER=1e-12 时约 14）。
眼图是把大量 UI 叠加后形成的统计图形，它同时反映幅度裕量（眼高）和时间裕量（眼宽）。信道损耗、ISI、抖动最终都体现为眼图闭合。均衡的目的，就是在发送端（Tx FFE）和接收端（CTLE/DFE）对信道响应做"反向补偿"，重新打开眼图。
二、方法流程：从损耗评估到均衡配置
实际工程中，信号完整性评估通常遵循"先建模、再仿真、后实测"的流程：
- 提取信道 S 参数：用矢量网络分析仪或 3D 电磁仿真得到
.s4p文件，重点关注插入损耗 SDD21 与回波损耗 SDD11。 - 计算 Nyquist 损耗：PCIe 5.0 的 Nyquist 频率为 16 GHz，Gen5 规范要求参考信道损耗约 -36 dB 以内，超出则需更强均衡。
- 时域仿真眼图：注入 PRBS 码型，叠加 RJ/DJ 模型，得到 BER 轮廓（BER contour）。
- 扫描均衡参数：调整 Tx FFE 抽头系数与 Rx CTLE 增益/零点、DFE 抽头数，寻找眼图最优解。
- 实测验证：用误码仪（BERT）或协议分析仪测量实际链路 BER 与眼图裕量。
for ffe_pre in [-3.5, -4.5, -6.0] dB:
for ctle_boost in [6, 9, 12] dB:
for dfe_taps in [1, 3, 5]:
eye = simulate(channel.s4p, ffe_pre, ctle_boost, dfe_taps)
record(eye.height, eye.width, eye.tj)
select argmax(eye.height * eye.width)
三、案例场景：Gen4 背板链路眼图闭合排查
某服务器背板在 PCIe 4.0（16 GT/s）下出现链路训练失败，LTSSM 卡在 Polling.Configuration。初步测量发现：
- 信道 Nyquist（8 GHz）插入损耗为 -28 dB，接近规范上限；
- 发送端未开启 FFE，默认去加重仅 -3.5 dB；
- 接收端 CTLE 增益设为 0 dB，DFE 未启用；
- 实测眼图几乎完全闭合，眼高不足 10 mV。
优化措施：将 Tx FFE 预加重提升至 -6 dB，接收端 CTLE 提升至 9 dB 并启用 5-tap DFE。重新训练后眼高恢复到 45 mV，眼宽约 0.35 UI，链路稳定工作在 Gen4。这个案例说明：均衡不是"锦上添花"，而是高速 PCIe 链路能否建立的决定性因素。
四、误区与复盘
| 常见误区 | 正确认识 |
|---|---|
| 损耗大就一味加大预加重 | 过度预加重会放大高频噪声、增加 EMI，需与 CTLE/DFE 协同 |
| 只看眼高，忽略眼宽与 TJ | 眼宽不足会导致采样点漂移，TJ 超标直接抬高 BER |
| 认为 DFE 抽头越多越好 | 抽头过多会放大突发错误传播（error propagation），需权衡 |
| 忽略回波损耗与阻抗不连续 | 过孔残桩、连接器阻抗突变会引起反射，恶化眼图 |
| 仿真通过就认为实测一定通过 | 封装、连接器、温度与工艺偏差都会影响实际信道 |
掌握本节内容后，就能理解为什么 PCIe 从 Gen3 开始引入 Tx FFE、Gen4 引入 Rx CTLE/DFE、Gen5/Gen6 进一步引入更复杂的均衡与 PAM4 信号——本质上都是在与信道损耗、ISI 和抖动做斗争，而眼图就是这场斗争的"成绩单"。