📚 课程目录第4章 PCIe物理层电气规范

4. PCIe物理层电气规范

PCIe 的物理层电气规范决定了链路能否在既定速率、既定信道损耗下稳定工作。理解这一层，不能只记几个电压数字，而要把“发送端输出—信道传输—接收端判决”看成一条完整的信号链：发送端负责在有限摆幅和功耗约束下把眼图“撑开”，信道负责把高频分量衰减掉，接收端则用均衡和时钟恢复把被削弱的信号重新“救回来”。本节围绕这条信号链，梳理关键电气指标与常用调优手段。

一、发送端与接收端电气指标：眼图是共同语言

发送端（TX）电气指标的核心是输出差分电压、去加重/预加重比例、上升下降时间、输出阻抗、回波损耗以及抖动。接收端（RX）电气指标则包括接收灵敏度、差分输入回波损耗、抖动容限、均衡能力以及 CDR 的锁定范围。两者最终都通过“眼图”来验收：发送端看的是发送眼图模板（TX eye mask），接收端看的是经过信道和均衡后的接收眼图。

在 PCIe 3.0 及以后，规范不再只要求发送端眼图，而是引入“参考接收机”概念，用一致性测试通道（如 3.0 的 -3.5 dB 通道）来评估发送端在真实损耗下的表现。这意味着：发送端指标好，不等于链路好；必须把信道和接收端均衡一起纳入预算。

对象	关键电气指标	典型关注点
发送端 TX	差分输出电压、去加重、上升/下降时间、回波损耗、抖动	眼高、眼宽、模板余量
信道 Channel	插入损耗、回波损耗、串扰、阻抗连续性	Nyquist 频率处损耗
接收端 RX	灵敏度、抖动容限、CTLE/DFE 能力、CDR 范围	误码率 BER 与眼图张开度

二、差分信号：为什么 PCIe 用两根线传一个比特

PCIe 采用差分信号传输，D+ 与 D− 上承载幅度相同、极性相反的信号。接收端取两者之差，共模噪声、电源波动和部分串扰会被抵消。差分信号的另一个好处是：参考的是两条线之间的相对电压，而不是对地的绝对电压，因此对地弹和参考平面噪声不敏感。

但差分并不等于“天然免疫”。如果 D+ 和 D− 的走线长度不匹配，就会产生差分对内偏斜（intra-pair skew），把差分信号部分转化为共模信号，既削弱眼图，又增加 EMI。通常要求对内偏斜控制在几个 ps 以内，具体取决于速率等级。

差分对的两条线必须等长、等间距、参考同一平面，并尽量保持对称过孔和对称端接。任何不对称都会直接吃掉眼图余量。

三、去加重与预加重：发送端的“高频补偿”

信道对高频分量的衰减大于低频分量，导致信号边沿变缓、眼图闭合。发送端通过去加重（De-emphasis）或预加重（Pre-emphasis）来补偿：在信号跳变时给出较大摆幅，在连续相同比特时降低摆幅，从而相对提升高频能量。

两者的区别在于描述角度：预加重强调“对跳变沿加量”，去加重强调“对非跳变位减量”。在 PCIe 规范中，常用去加重比例（如 -3.5 dB、-6 dB）来定义发送端在连续相同比特时的幅度下降程度。比例越大，高频补偿越强，但总摆幅和功耗也越高，同时可能加剧串扰。

# 典型发送端去加重设置示例（示意）
TX_DEEMPHASIS = -3.5 dB   # 2.5 GT/s 常用
TX_DEEMPHASIS = -6.0 dB   # 5.0 GT/s 长通道常用
TX_SWING     = 800 mVppd  # 差分峰峰值范围需符合规范

四、接收端均衡：CTLE 与 DFE 的分工

仅靠发送端去加重，往往不足以补偿长背板或连接器带来的损耗。接收端均衡因此成为高速 PCIe 的必备能力。常见结构包括连续时间线性均衡器（CTLE）和判决反馈均衡器（DFE）。

CTLE：用模拟高通特性提升高频、抑制低频，补偿信道斜率，实现简单、功耗低，但会放大高频噪声。
DFE：利用已判决的历史比特消除当前码间干扰（ISI），对深损耗通道效果好，但存在错误传播风险，且对时钟要求高。
组合使用：实际接收机通常先用 CTLE 做粗补偿，再用 DFE 做精细消除，配合 CDR 恢复采样相位。

调优时，均衡参数不是越大越好。CTLE 增益过高会抬升噪声，DFE 抽头过多会引入抖动放大。正确做法是结合信道 S 参数和误码率扫描，找到 BER 最低的工作点。

五、参考时钟与扩频时钟：时序基准与 EMI 控制

PCIe 的参考时钟（Refclk）是链路时序的基准，常见为 100 MHz 差分时钟。发送端和接收端通过 CDR 从数据流中恢复时钟，但 Refclk 仍决定了频偏、抖动和扩频特性。Refclk 的相位抖动会直接传递到发送数据上，因此规范对 Refclk 的抖动有明确限制。

扩频时钟（SSC，Spread Spectrum Clocking）通过有意调制时钟频率，把窄带能量分散到更宽频带，从而降低 EMI 峰值。PCIe 常用向下扩频，调制范围约 -0.5%，调制频率在 30 kHz 左右。SSC 对 EMI 有利，但会引入额外的时序变化，接收端 CDR 必须能跟踪这种慢速频率漂移。

SSC 不是“可选装饰”。如果发送端和接收端都开启 SSC，但调制方向或深度不匹配，可能导致 CDR 跟踪困难、误码升高。调试时应确认两端 SSC 配置一致，并测量 Refclk 的实际调制曲线。

六、案例与复盘：一条 5 GT/s 链路眼图闭合的排查

某背板链路在 5 GT/s 下误码率偏高，发送端眼图单独测试合格，但接入信道后接收眼图几乎闭合。排查顺序如下：

测量信道插入损耗，发现 Nyquist 频率处损耗超过 -20 dB，超出该速率典型预算。
检查发送端去加重设置，发现仍为默认 -3.5 dB，未针对长通道调整。
将去加重调整到 -6 dB，接收眼图有所改善，但余量仍不足。
开启接收端 CTLE 并扫描增益，配合 DFE 抽头优化，BER 从 1e-8 降到 1e-12 以下。
复核 Refclk 抖动与 SSC 配置，确认两端一致，排除时钟因素。

复盘结论：发送端指标合格只是起点，链路预算必须把信道损耗、去加重、接收均衡和时钟质量放在一起看。任何一环单独优化，都可能被另一环的短板抵消。

把上述信号链串起来看，PCIe 物理层电气规范并不是孤立的参数表，而是一套“发送—信道—接收—时钟”协同的预算体系。发送端用去加重补偿高频，信道决定损耗上限，接收端用 CTLE/DFE 做二次补偿，参考时钟和 SSC 则提供稳定的时序基准并控制 EMI。调优时，先测信道、再调发送端、后优接收端，最后复核时钟，才能把眼图和误码率同时做到规范要求之内。