4. PCIe物理层详解
PCIe的物理层（Physical Layer）是整条链路的“地基”，它负责把上层打包好的TLP/DLLP数据可靠地送到对端，同时完成链路初始化、位锁定、符号对齐、通道映射和速率切换。很多“链路起不来”“只跑Gen1”“x16变x4”的问题，根因都在物理层。理解物理层，核心是抓住三件事：LTSSM状态机、链路训练、速率协商与通道/极性反转。
一、LTSSM：链路训练状态机
LTSSM（Link Training and Status State Machine）是PCIe物理层的“总调度”。它定义了链路从复位到进入正常工作（L0）所经历的一系列状态，以及异常时的降级与恢复路径。可以把它理解为链路生命周期的状态图：上电后先检测接收端是否存在，再完成位锁定、符号锁定、通道对齐，最后进入L0传输数据。
LTSSM的主要状态包括：Detect（检测对端是否存在）、Polling（交换TS1/TS2有序集，确定链路宽度与速率）、Configuration（完成通道映射、极性反转、链路号/通道号协商）、Recovery（速率切换或错误恢复）、L0（正常工作）、L0s/L1/L2（低功耗状态）、Disabled/Hot Reset/Loopback（禁用、热复位、环回测试）等。其中Detect→Polling→Configuration→L0是上电训练的主干路径。
二、链路训练：从位锁定到通道对齐
链路训练的本质是双方通过交换有序集（Ordered Set）逐步“对齐”。有序集是物理层专用的特殊符号序列，不承载业务数据，只用于训练。常见的有TS1、TS2、SKP、EIEOS等。
训练过程大致分四步：
- 位锁定（Bit Lock）：接收端CDR从串行比特流中恢复时钟，找到比特边界。
- 符号锁定（Symbol Lock）：识别出10b/128b编码的符号边界，确认COM符号位置。
- 通道对齐（Lane Deskew）：多通道间存在走线长度差异，各通道到达时间不同，需要通过SKP有序集和弹性缓冲完成通道间去偏斜。
- 通道映射与极性协商：确定每个物理通道对应哪个逻辑Lane，并处理P/N极性反转。
三、速率协商：Gen1到Gen5的切换逻辑
PCIe链路总是从Gen1（2.5 GT/s）开始训练，因为低速最稳定。进入L0后，双方通过Recovery状态发起速率切换：先回到Recovery，交换TS1/TS2并携带目标速率信息，双方确认支持后切换到目标速率，再重新完成位锁定和通道对齐，最后回到L0。
速率协商遵循“取双方支持的最低速率”原则。例如Root Port支持Gen4，Endpoint只支持Gen3，则链路最终跑Gen3。若链路信号质量差，也可能主动降速到Gen2或Gen1。
| 代际 | 速率 | 单通道带宽 | 编码方式 | 典型训练起点 |
|---|---|---|---|---|
| Gen1 | 2.5 GT/s | 250 MB/s | 8b/10b | 上电默认 |
| Gen2 | 5.0 GT/s | 500 MB/s | 8b/10b | Gen1→Recovery |
| Gen3 | 8.0 GT/s | 985 MB/s | 128b/130b | Gen1→Gen2→Gen3 |
| Gen4 | 16.0 GT/s | 1969 MB/s | 128b/130b | 逐级协商 |
| Gen5 | 32.0 GT/s | 3938 MB/s | 128b/130b | 逐级协商 |
四、通道反转与极性反转
PCB布线时，为了减少过孔和层间切换，硬件工程师经常会把差分对的P/N接反，或者把Lane0和Lane1的走线交叉。PCIe物理层通过两个机制自动纠正：
- 极性反转（Polarity Inversion）：接收端检测到差分对P/N接反时，在Configuration状态自动交换极性，无需硬件改板。
- 通道反转（Lane Reversal）：当Lane0接到对端Lane15、Lane1接到Lane14时，双方通过TS1/TS2中的Lane ID信息识别，并自动完成逻辑Lane到物理Lane的映射。
五、实战案例与常见误区
某项目使用FPGA对接NVMe SSD，上电后链路始终停留在Gen1 x1，而设计目标是Gen3 x4。排查步骤：
1. 读取 Link Status 寄存器：Negotiated Link Width = x1，Current Link Speed = 2.5 GT/s
2. 检查 Link Capabilities：Maximum Link Width = x4，Supported Link Speeds = 2.5/5.0/8.0
3. 用示波器测REFCLK：100MHz差分时钟正常
4. 检查PERST#时序：复位释放晚于REFCLK稳定，符合要求
5. 逐Lane测量：Lane2/Lane3的TX差分对在FPGA侧未使能
6. 修正FPGA约束后重新训练：链路成功协商到Gen3 x4常见误区包括：
- 认为速率协商是“一步到位”：实际上Gen3/Gen4必须逐级经过Recovery切换，不能从Gen1直接跳Gen4。
- 忽略REFCLK质量：REFCLK抖动过大会导致CDR无法锁定，链路卡在Polling。
- 把通道反转当成故障：通道反转是正常自愈机制，真正的问题是部分Lane没有训练成功。
- 只看Link Status不看LTSSM：Link Status只反映结果，LTSSM状态才能反映训练卡在哪一步。
总结来说，PCIe物理层的核心逻辑是：LTSSM驱动状态迁移，链路训练完成位/符号/通道对齐，速率协商逐级切换，极性反转和通道反转保证布线灵活性。掌握这四点，就能在链路起不来、降速、降宽等问题面前快速定位根因。