2. 高速接口基础
在 PCIe 与 UFS 这类高速串行接口中，速率从几 Gbps 到十几 Gbps 甚至更高，信号在 PCB 走线、连接器、封装和硅片之间传播时，早已不能用“导线两端电压相同”的集总参数思维去理解。真正决定链路能否稳定工作的，是差分信号质量、阻抗连续性、传输线效应、眼图张开度、抖动预算、均衡能力和时钟恢复机制这一整套协同体系。理解这些概念，是后续做通道仿真、眼图测试、误码定位和参数调优的基础。
一、差分信号：高速链路的物理载体
PCIe 和 UFS 的物理层都采用差分对传输，一条链路用 D+ 与 D− 两根线同时传送一个极性相反的信号。接收端关心的是两者之差 Vdiff = V+ − V−，而不是单端对地的绝对电压。这样做的核心收益有三点：第一，外部共模噪声（如电源波动、邻近走线串扰）同时耦合到两根线上，相减后被大幅抵消；第二，差分翻转时两根线电流方向相反，磁场相互抵消，辐射和串扰更低；第三，差分信号的参考点是两条线之间的相对关系，对地平面完整性的依赖相对缓和。
但差分并不等于“免疫一切”。如果 D+ 与 D− 的走线长度不一致，就会产生对内偏斜（intra-pair skew），把部分差分能量转换成共模能量，既恶化眼图又增加 EMI。工程上通常要求对内偏斜控制在 1~5 ps 以内，具体取决于速率等级。此外，差分对的间距、参考平面距离和线宽共同决定其差分阻抗，常见目标值为 85 Ω 或 100 Ω。
二、阻抗匹配与传输线效应
当信号上升时间远小于走线传播延迟时，走线必须按传输线处理。信号沿走线传播，遇到阻抗突变点（如过孔、连接器、封装焊球、线宽变化）就会发生反射。反射系数由 Γ = (Z₂ − Z₁)/(Z₂ + Z₁) 决定：阻抗升高产生正反射，阻抗降低产生负反射。反射波回到接收端会叠加在原始波形上，造成过冲、下冲、振铃和非单调边沿，直接压缩眼图。
因此高速链路设计强调阻抗连续：整条通道从发送端、封装、PCB 走线、过孔、连接器到接收端，尽量保持 85 Ω 或 100 Ω 的差分阻抗一致。同时，发送端需要串联匹配或片上端接，接收端需要正确的差分端接，以吸收到达的能量、抑制二次反射。传输线本身还会带来插入损耗，频率越高损耗越大，表现为高频分量被衰减、边沿变缓、眼高降低。
三、眼图与抖动：链路质量的直观度量
眼图是把大量比特波形按时钟对齐后叠加显示的结果，它把码间干扰、反射、噪声、抖动等所有损伤集中呈现出来。眼高反映电压裕量，眼宽反映时间裕量，交叉点位置反映判决采样点的最佳相位。一个健康的眼图应当张开充分、边沿清晰、无明显振铃和闭合趋势。
抖动是边沿相对理想位置的时间偏差，分为随机抖动 RJ 和确定性抖动 DJ。RJ 服从高斯分布，理论上无界；DJ 有界，来源包括占空比失真、数据相关抖动、周期性抖动和串扰。总抖动 TJ 通常按 BER 目标（如 1e-12）用 RJ 的倍数加上 DJ 来估算。抖动会直接侵蚀眼宽，是高速链路预算中最难压缩的部分之一。
四、均衡与时钟恢复：接收端的补偿机制
通道损耗随频率上升而增大，导致高频分量先“掉队”。均衡的基本思想是在发送端或接收端对高频进行相对提升，或对低频进行相对压制，从而补偿通道的频率响应。常见手段包括发送端 FFE（前馈均衡）、接收端 CTLE（连续时间线性均衡）和 DFE（判决反馈均衡）。FFE 通过预加重/去加重改变发送波形，CTLE 在模拟域抬升高频，DFE 则利用已判决的历史比特消除后游码间干扰。
时钟恢复 CDR 解决的是“接收端没有独立随路时钟”的问题。它从数据跳变边沿中提取相位信息，生成与数据对齐的采样时钟，并持续跟踪低频相位漂移。CDR 的环路带宽、抖动传递特性和锁定时间都会影响最终采样质量。若 CDR 带宽过宽，会跟踪过多高频抖动；过窄则跟不上通道引起的低频漂移。
| 概念 | 主要来源 | 对眼图的影响 | 常用应对手段 |
|---|---|---|---|
| 反射 | 阻抗不连续、过孔、连接器 | 过冲、振铃、眼高下降 | 阻抗控制、端接匹配、优化过孔 |
| 插入损耗 | 介质损耗、导体损耗、趋肤效应 | 边沿变缓、眼高降低 | 低损耗板材、短走线、均衡 |
| 抖动 | RJ、DJ、串扰、电源噪声 | 眼宽收窄、采样窗口变小 | CDR 优化、去耦、屏蔽、扩频时钟 |
| 对内偏斜 | D+/D− 长度不一致 | 共模转换、眼图不对称 | 等长绕线、相位补偿 |
| 码间干扰 | 通道带宽受限、反射叠加 | 眼图闭合、判决错误 | FFE、CTLE、DFE |
五、典型场景与排障思路
假设某 PCIe Gen3 链路在常温下训练正常，但高温老化后出现偶发降速。排查时可按以下顺序推进：先确认参考时钟抖动是否超标，再测量发送端眼图与均衡设置，随后检查通道插损是否接近预算上限，最后观察接收端 CDR 锁定状态和误码率。若眼图在高温下明显闭合，优先怀疑板材损耗随温度上升、连接器接触电阻变化或电源噪声增大。
典型检查参数：
- 差分阻抗：85 Ω / 100 Ω ±10%
- 对内偏斜：< 5 ps（视速率而定）
- 通道插损：Gen3 常按 -20 dB 左右评估
- 总抖动 TJ：按目标 BER 1e-12 估算
- CDR 环路带宽：需与扩频时钟和抖动谱匹配
- 均衡设置：CTLE 增益、DFE 抽头、FFE 预加重把差分信号、阻抗匹配、传输线效应、眼图、抖动、均衡和时钟恢复串起来看，它们并不是孤立的知识点，而是一条完整的信号完整性链条：发送端产生信号，通道引入损耗与反射，接收端用均衡补偿、用 CDR 对准采样点，最终在眼图上体现为能否可靠判决。掌握这条链条，才能在 PCIe 与 UFS 的实际调试中快速定位问题，而不是盲目更换器件或反复改板。