4. CPO架构原理与3.2T集成方式
CPO（Co-Packaged Optics，光电共封装）的核心思想，是把光引擎从可插拔模块的面板位置“搬”到交换ASIC旁边，让高速电信号只在封装基板或中介层上走几毫米到几厘米，而不是穿过十几厘米的PCB走线、连接器和模块金手指。理解CPO，关键要抓住三件事：光引擎长什么样、它如何与交换ASIC耦合、激光从哪里来。这三点决定了3.2T系统能否真正把集成密度做上去。
一、光电共封装的基本结构
一个典型的CPO封装体由下到上大致分为几层：最底层是封装基板（Substrate），承担供电、低速控制信号和机械支撑；其上是中介层（Interposer），常用硅中介层或有机中介层，负责ASIC裸片与光引擎之间的高密度高速电互连；再往上是交换ASIC裸片和若干光引擎（Optical Engine）裸片，二者通过中介层上的微凸块和短走线相连；最上层是光纤阵列单元（FAU）与封装盖板，光纤通过FAU与光引擎上的光栅耦合器或边缘耦合器对接。
与可插拔模块相比，结构差异带来的直接后果是：电通道从“PCB长走线+连接器+金手指”缩短为“中介层短走线”，插损和反射显著降低，SerDes不必为补偿长通道而大幅增加均衡功耗。同时，面板上不再需要为每个模块留出笼子和散热空间，端口密度可以按封装体内的光引擎数量成倍提升。
二、硅光引擎的内部构成
硅光引擎是CPO的“光电转换前台”。以3.2T为例，若采用8通道×400G或16通道×200G的波分方案，引擎内部通常包含：光输入耦合区（接收外部激光）、分光与波分复用网络、马赫-曾德尔或微环调制器阵列、光电探测器阵列、跨阻放大器与驱动电路，以及光输出耦合区。调制器和探测器基于硅光工艺制作，驱动与TIA则常用CMOS或BiCMOS工艺，二者通过倒装或混合键合集成在同一引擎裸片上。
实际设计中，硅光引擎的通道数与调制速率需要与ASIC侧SerDes速率匹配。例如ASIC提供112G PAM4 SerDes，则每个光通道对应一路112G电信号；若要做3.2T总带宽，就需要约29路112G通道（3.2T/112G≈28.6），工程上通常取32路并预留冗余。这个换算关系是选型和封装布局的基本依据：光引擎数量、FAU芯数、激光器功率都要围绕它展开。
三、交换ASIC与光引擎的耦合方式
耦合方式主要有三类。第一类是2.5D硅中介层耦合：ASIC与光引擎并排放在硅中介层上，通过中介层内的铜互连和微凸块连接，通道短、密度高，是目前3.2T CPO的主流路线。第二类是3D堆叠耦合：光引擎通过混合键合直接叠在ASIC上方或侧面，互连更短，但对散热和工艺要求极高。第三类是基板级耦合：光引擎与ASIC同封装但走有机基板互连，成本较低，通道损耗略大，适合速率稍低的场景。
耦合设计中最需要关注的是电通道的插入损耗与串扰。以2.5D方案为例，从ASIC SerDes到光引擎调制器的通道若控制在5mm以内，插损可做到约1～2dB；而可插拔方案中“PCB走线+连接器+金手指+模块内走线”往往达到15～25dB。这十几dB的差距，直接转化为SerDes均衡功耗的下降，是CPO在3.2T下功耗优势的重要来源。
四、外部激光源方案
CPO普遍采用外部激光源（ELS，External Laser Source），而不是把激光器集成进光引擎。原因很实际：激光器对温度敏感、寿命有限、失效概率相对高，把它放在封装体外，可以独立散热、独立更换，避免“一颗激光器坏了整个封装报废”。
常见方案是前面板放置激光器机箱，通过保偏光纤把连续光（CW）送入封装体内的光引擎。3.2T系统若按每通道需要约10～13dBm光功率、考虑分光和调制损耗，单引擎的激光输入功率需求通常在数十毫瓦到百毫瓦量级，多引擎并联时激光器数量与分光比需要仔细核算。工程上还要考虑光功率预算：激光器输出功率减去光纤损耗、分光器损耗、耦合损耗和调制损耗，剩余部分必须高于探测器灵敏度并留出余量。这个预算表是CPO光路设计中最容易被忽视、却最影响可靠性的环节。
五、3.2T下的集成密度优势
把上述结构放在一起看，CPO在3.2T下的密度优势来自三个“压缩”：电通道被压缩到封装内，省掉了面板笼子和模块体积；光引擎可以多个并排布置在一个封装体内，单封装可承载数十路光通道；外部激光源集中放置，进一步释放了面板空间。结果是同样的机箱高度和面板宽度下，可提供的3.2T端口数明显增加。
但密度提升不是无代价的。封装体内热流密度显著上升，ASIC和光引擎的散热需要统一考虑；光纤管理从“插模块”变成“封装内FAU对接”，维护方式完全不同；激光源故障虽然可更换，但光路对准和功率重校准需要配套流程。因此，CPO选型不能只看密度数字，还要看散热能力、可维护性和光功率预算是否闭环。
总结来说，CPO的架构原理可以概括为：用中介层把交换ASIC与硅光引擎拉近，用外部激光源把易损件移出封装，用多引擎并行把3.2T的带宽装进一个封装体。理解了这个“近、外、多”的结构逻辑，就能在后续的可插拔对比与选型中，准确判断哪些场景该用CPO、哪些场景仍应保留可插拔方案。