3. 可插拔光模块架构原理与3.2T演进

在CPO（共封装光学）被广泛讨论之前，可插拔光模块一直是数据中心与电信网络中最主流的光电转换形态。理解它的架构原理，是判断CPO是否值得替换、在哪些场景替换的前提。本节围绕QSFP-DD与OSFP两类封装、电接口速率、DSP集成度、散热设计四条主线展开，并落到向3.2T演进时真正卡住工程实现的几个关键挑战。

一、可插拔架构的基本分工

可插拔模块的本质，是把“光电器件+电接口+数字信号处理”封装在一个可热插拔的金属壳体内，通过前面板笼子（cage）与主机单板上的连接器对接。主机侧交换芯片输出高速电信号，经PCB走线到连接器，进入模块后由DSP完成均衡、时钟恢复与纠错，再驱动光引擎完成电光转换。整条链路上，电信号只在“交换芯片到模块连接器”这一段以铜介质传输，长度通常被限制在十几厘米以内，这正是可插拔架构对面板密度和单板布局提出约束的根源。

QSFP-DD与OSFP是当前400G/800G时代的两大主流封装。QSFP-DD沿用QSFP系列宽度，通过双排（Double Density）触点把电通道扩展到8路，兼容旧有端口密度思路；OSFP体积略大，散热面积与供电能力更强，更适合800G及以上的高功耗模块。两者都采用8×100G PAM4的电接口组织方式，但机械尺寸、笼子散热设计与面板开孔不同，选型时不能只看速率标称。

二、电接口速率：从100G/lane到200G/lane

400G模块普遍采用8×50G PAM4电接口，800G则走向8×100G PAM4，单通道符号率约53GBd。到3.2T，若仍维持8通道，单通道需达到400G，这在当前连接器和PCB材料上几乎不可行；更现实的路径是16×200G PAM4，即单通道112GBd左右。这意味着电接口的奈奎斯特频率逼近56GHz，PCB的介质损耗、过孔残桩、连接器阻抗不连续都会被显著放大。

工程上判断一段链路是否可用的常用做法，是先估算通道插损预算。以某段约12cm的Megtron 6类板材走线为例，在56GHz处单位插损若按约1.2dB/inch估算，仅走线就接近5.7dB，加上两个连接器各约1.5dB、过孔约1dB，总插损可能达到9～10dB。此时若SerDes的均衡能力（CTLE+DFE）只能补偿约8dB，链路就处于临界甚至不可用状态。这类估算属于设计阶段的合理假设，实际必须以厂商提供的通道仿真与实测S参数为准。可行的缓解手段包括：缩短芯片到面板的距离、改用更低损耗板材、减少过孔换层次数、在连接器处做阻抗优化。

三、DSP集成度与功耗的拉扯

可插拔模块中的DSP承担发送端均衡、接收端均衡、时钟数据恢复、FEC编解码等职责。速率翻倍时，DSP的功耗并非线性增长：更高阶调制对均衡精度要求更高，FEC从RS(544,514)向更复杂方案演进，都会推高逻辑规模。800G模块中DSP功耗常占到整模块功耗的较大比例，而3.2T若沿用“每模块独立DSP”的思路，单模块功耗可能突破面板可承受的散热与供电上限。

这正是CPO的切入点：把DSP与光引擎靠近甚至共封装，缩短电链路、降低驱动功耗。但可插拔阵营的应对并非被动——通过更先进工艺节点、把部分均衡功能下放到SerDes、采用线性驱动（LPO）去掉DSP等路线，都在试图延长可插拔的生命周期。选型时要看清：LPO省掉DSP功耗，但把均衡责任交回主机SerDes，对通道一致性和互操作性要求更高，并非所有链路都能直接套用。

四、散热设计：被低估的约束条件

可插拔模块的散热依赖笼子上的散热片与机箱风道，热量从DSP和激光器经壳体传到散热片，再由气流带走。模块壳温通常有明确上限（例如商业级常见70℃量级），一旦超限，模块会降速或告警。3.2T时代，单模块功耗上升而面板端口数不减，单位面积热流密度显著提高，风道设计、散热片齿高与齿距、前后压差都成为选型评审的必查项。

实操中可建立一个简单的热预算检查：给定机箱单端口风量Q（CFM）、进出风温差ΔT，按 P ≈ 1.76×Q×ΔT（瓦特，Q为CFM，ΔT为℃）粗估可带走的热量，再与模块标称功耗对比。若余量不足15%，就应优先考虑散热能力更强的OSFP封装，或降低单面板端口密度。这一估算同样是设计阶段的合理近似，最终需以热仿真和实测壳温验证。

五、向3.2T升级的选型判断

综合来看，可插拔架构在3.2T面临的是“电接口、DSP功耗、散热、封装密度”四重约束的叠加，而非单一瓶颈。选型时可遵循一条务实路径：先确认链路插损预算是否落在SerDes均衡能力之内，再核算模块功耗与机箱热预算的匹配度，最后在QSFP-DD（密度优先）与OSFP（散热优先）之间取舍。若三项均逼近极限，CPO的共封装优势才开始真正显现；若其中一两项仍有合理余量，可插拔凭借可维护性、多厂商互操作和成熟生态，仍是更稳妥的选择。