1. 课程导入与3.2T光模块系统架构
3.2T光模块是面向下一代AI数据中心互联的高容量光传输器件，其电口侧单模块需要承载32路100Gbps级别的PAM4信号，总吞吐达到3.2Tbps。在这一速率等级下，SerDes（串行器/解串器）不再是"附属的电接口电路"，而是决定模块能否工作的核心枢纽：它既要与交换机ASIC的SerDes完成链路协商与均衡收敛，又要把高速电信号低抖动地送到光引擎驱动端。本课程围绕这条高速SerDes链路，从系统架构、信号完整性、均衡算法到实测调试逐步展开。本节先建立整体认知框架——明确SerDes在模块中的位置、链路各段的职责边界，以及后续调试要盯住的关键性能指标。
学习目标
完成本章学习后，应能够：说清3.2T光模块从主机ASIC到光引擎的完整信号路径及各段介质；区分电口链路与光口链路各自的关键指标与责任方；理解TX与RX两个方向上调均衡、时钟恢复、误码统计的作用点；并能根据给定的链路预算与指标要求，判断问题大致落在哪一段。这些能力是后续章节进行参数配置与实测排障的前提。
SerDes在3.2T光模块中的位置
以典型的OSFP-XD或QSFP-DD800演进型封装为例，模块电口为32个差分通道（lane），每通道112Gbps PAM4（有效载荷100Gbps），合计3.2Tbps。主机侧交换ASIC的SerDes通过金手指连接器进入模块，模块内部PCB走线将信号送至DSP（数字信号处理器）芯片。DSP是模块的"电域中枢"：RX方向完成CTLE、DFE、MLSE等均衡与时钟数据恢复，TX方向完成FIR预加重与PAM4编码整形。DSP处理后的电信号再送入光引擎（如硅光或EML驱动器），经调制后由光纤输出。因此SerDes链路实际横跨"ASIC SerDes—连接器—模块PCB—DSP—光引擎"五个物理段，任何一段的损耗、反射或串扰都会压缩整链裕量。
整体链路框架与责任划分
把链路拆成五段后，调试时的"责任归属"就清楚了。主机ASIC SerDes的FIR预加重由交换机侧配置，模块无法直接改动，但模块可以通过读取链路训练结果判断对方是否收敛；金手指连接器与模块PCB属于无源通道，其插入损耗（典型112G PAM4在16GHz处约-8至-12dB，具体取决于板材与走线长度）是固定预算项，只能通过选材与布局优化；DSP是唯一可编程的均衡中枢，CTLE补偿高频损耗、DFE消除后光标码间干扰、MLSE进一步逼近最优判决；光引擎则决定电光转换的线性度与带宽。理解这条"谁负责哪一段"的边界，能避免在调试中把光域问题误判为电域均衡不足。
关键性能指标与判断依据
3.2T链路的核心指标可归为三类。第一类是发射质量：电口看TDECQ（发射色散眼图代价），它综合反映了PAM4三只眼的噪声与线性度，112G PAM4通常要求TDECQ小于约3.5dB；光口则看OMA与光域TDECQ。第二类是接收灵敏度与误码：以纠前BER为观察量，配合FEC前向纠错，典型目标为纠前≤1E-6、纠后≤1E-15量级。第三类是裕量类指标：均衡后的眼高/眼宽裕量、CDR锁定抖动、以及链路总预算余量。调试时应先看BER是否达标，再看眼图裕量是否留有余地——BER刚好达标但眼图几乎闭合，意味着温度或电压漂移后极易失效。