第四章 边缘耦合器与光栅耦合器版图设计要点归纳总结
做硅光版图这么久，我觉得耦合器是整颗芯片的“门面”——光进不来，后面算得再好也没用。边缘耦合器和光栅耦合器是两种最常见的耦合方案，但版图画法完全不同。今天我把它们的核心设计要点掰开揉碎讲清楚。
1. 边缘耦合器——从“端面”讲起
边缘耦合器靠芯片端面直接对准光纤。说白了就是把硅波导逐渐变细，让光模场慢慢扩出去，跟上光纤的模场对上。我个人习惯把这种结构叫“倒锥波导”，因为它从宽到窄，像倒扣的锥子。
1.1 倒锥波导的尺寸链
核心尺寸三条线：
- 波导起始宽度：通常留在 0.4~0.5 µm，跟标准单模硅波导对齐。
- 波导尖端宽度：我一般做到 0.12~0.18 µm，再小光刻就扛不住了。
- 倒锥长度：100~300 µm 不等，越长绝热过渡越好，但面积也上去。
你想想看，尖端宽度如果刻到 0.1 µm 以下，工艺波动直接导致损耗飘掉 2~3 dB。我在项目中遇到过一家晶圆厂做 0.08 µm 尖端，结果一批片子全开不了——版图里没加 dummy，尖端直接被过刻蚀啃掉了。后来改了设计规则，尖端保底 0.15 µm，才稳定下来。
1.2 耦合端形状到底选哪种？
| 形状类型 | 优点 | 缺点 |
|---|---|---|
| 线性锥形 | 版图好画，DQC 检查快 | 长度需要较长才能绝热 |
| 抛物线锥形 | 相同长度下损耗更低 | OPC 修正复杂，规则检查慢 |
| 分段线性锥形 | 折中方案，制造友好 | 段数多了照样贵 |
我的做法：快速原型用线性锥形，量产转成两段线性锥形——在尖端附近加一段陡降区，其他地方缓降。这能省 30% 长度。
1.3 划片道与边缘耦合器的“最后一刀”
边缘耦合器紧贴芯片边缘，晶圆划片时应力会把波导尖端崩掉。我记得有一次流片，划片道离波导尖端只有 20 µm，结果崩边直接废了 60% 的芯片。
避坑指南：划片道内侧预留至少 50 µm 非光学区，并在尖端外围加一圈应力释放槽（dummy trench）。我后来还在版图里加了划片标记——一条 2 µm 宽的金属线对准尖端位置，方便划片机自动对焦。
2. 光栅耦合器——把光“拐”进波导
光栅耦合器不靠端面，而是通过表面的周期性刻蚀把垂直入射的光“偏转”进波导。这东西版图画起来灵活很多，但刻蚀深度和占空比稍微偏一点，耦合效率就跳水。
2.1 刻蚀深度——浅刻蚀还是深刻蚀？
我习惯把光栅耦合器按刻蚀深度分成两类：
- 浅刻蚀光栅（刻蚀深度 70~100 nm）：带宽宽，对准容差大，但峰值效率偏低（-5 dB 左右）。适合宽带接收端。
- 深刻蚀光栅（刻蚀深度 220 nm 全刻蚀）：峰值效率高（能做到 -2 dB 以下），但带宽窄，对入射角敏感。适合发射端或窄带应用。
为什么浅刻蚀带宽大？因为光栅的耦合系数弱，谐振腔 Q 值低，自然带宽大。我在一个相干接收项目里，发射端用深刻蚀光栅，接收端用浅刻蚀光栅，两边效率差 3 dB，但系统链路预算正好够。
2.2 占空比——比想象中敏感
占空比就是光栅刻槽宽度与周期之比。我一般设成 50%，但实话说，工艺波动能把占空比从 50% 推到 45%~55%，这 5% 的偏差会导致耦合效率波动 ±0.8 dB。
我的建议：版图里把占空比写成可变参数，然后在同一个芯片上排一组不同占空比（45%、48%、50%、52%、55%）的测试结构。流片回来测试筛选，就知道当前工艺的最佳占空比落在哪里。这是最快的 calibration 方法。
2.3 偏振问题——光栅天生偏振敏感
标准光栅耦合器只对 TE 偏振效率高，TM 偏振效率直接掉 10 dB。怎么办？两个思路：
- 偏振分集（Polarization Diversity）：用 Y 分支 + 偏振旋转器，把 TM 转成 TE 再耦合。版图面积翻倍，但兼容标准单模光纤。
- 二维光栅（2D Grating）：一个光栅同时耦合 TE 和 TM，各自分到两个波导通道。版图复杂度更高，但不需要额外偏振旋转。
我自己比较喜欢偏振分集方案——因为二维光栅对版图误差太敏感，而且双向耦合串扰不好控。举个例子，二维光栅的刻蚀深度偏差 10 nm，TE/TM 通道隔离度就能从 20 dB 掉到 8 dB。
3. 两种耦合器版图对比一览
| 比较维度 | 边缘耦合器 | 光栅耦合器 |
|---|---|---|
| 耦合方向 | 端面（水平） | 表面（垂直/倾斜） |
| 带宽 | 极宽（>100 nm） | 较窄（30~60 nm） |
| 耦合效率 | -2 ~ -1 dB（精心设计） | -5 ~ -2 dB（视工艺） |
| 对准容差 | ±1 µm（水平）、±2 µm（垂直） | ±3 µm（水平）、±1 µm（垂直） |
| 偏振依赖 | 弱（倒锥模斑自然圆对称） | 强（需偏振分集或2D光栅） |
| 版图面积 | 大（长锥形 + 划片预留） | 小（100 µm × 100 µm 可搞定） |
| 工艺复杂度 | 低（只需标准刻蚀） | 高（需精确控制刻蚀深度） |
4. 版图验证与测试结构
画完耦合器，别急着 tape-out。我个人习惯在芯片四周排一组测试结构，专门卡耦合器工艺窗口。下面是我常用的测试套件清单：
- 边缘耦合器测试链：不同尖端宽度（0.12、0.15、0.18 µm）× 不同长度（100、150、200 µm），共 9 个组合。
- 光栅耦合器测试链：不同占空比（45%、48%、50%、52%、55%）× 浅/深两种刻蚀，共 10 个。
- 直通参考波导：不含耦合器，用来扣除波导本征损耗。
- 带宽扫描探针：在光栅上方留了金属 pad，方便后期用探针光源做波长扫描。
特别注意：测试光栅的金属 pad 不能干扰光栅区域。我习惯把 pad 放在离光栅边缘 20 µm 以外，且 pad 下方做完整的硅通孔接地，防止杂散光耦合。
另外，对准标记也很关键。边缘耦合器需要跟光纤阵列的 V-groove 对准，光栅耦合器需要跟光纤探针阵列对准。我一般画三层套刻标记：第一层是粗对位十字（50 µm），第二层是精细游标（5 µm 步长），第三层是亚微米 vernier（0.1 µm 步长）。流片回来用红外显微镜一拍，就知道对准偏差多少。
5. 总结几个实用口诀
- 边缘耦合器：尖端保 0.15，倒锥拉到 200，划片留 50，dummy 槽别忘。
- 光栅耦合器：占空比 50 起，刻蚀深度选对，偏振分集早打算，带宽不够别硬撑。
- 测试结构：参数扫一圈，工艺偏差全看见。
嗯，耦合器的版图设计讲究的就是“尺寸链闭环”——从仿真参数到版图实际尺寸，再到工艺波动范围，每一步都要留余量。我早年吃过亏，仿真做得很漂亮，结果版图里没加 dummy，流片回来一测全是泪。现在每版 tape-out 前我都会 run 一遍 DRC 的局部最小尺寸检查，再跟 PDK 的 coupling 模板对比一遍。养成这个习惯后，耦合器相关的失效几乎归零。