3. 相干VCSEL阵列设计与制造

在相干VCSEL并行光互连系统中，单通道性能达标只是起点，真正的工程难点在于让数十甚至上百个通道在波长、相位、功率和热状态上保持高度一致。相干接收对相位误差极为敏感，通道间波长漂移若超过本振激光器的捕获范围，或相位锁定结构引入额外随机相位，都会直接导致误码率恶化。因此，阵列设计与制造的核心目标可以概括为：在给定封装和驱动条件下，使各通道的波长偏差、相位偏差和热串扰控制在系统预算之内。

阵列排布与热耦合路径

VCSEL阵列的排布方式决定了热耦合的强弱。常见的二维矩形栅格排布中，相邻通道间距若小于20 μm，热扩散长度与间距可比，中心通道温升会显著高于边缘通道。以4×4阵列、间距25 μm为例，在连续波1 mA偏置下，中心通道因四周热源叠加，温升可比角落通道高3～5 K。VCSEL波长温度系数约为0.06～0.08 nm/K，这意味着仅热串扰就可能造成0.2～0.4 nm的通道间波长差，对DWDM相干系统而言已接近甚至超过通道间隔的容限。

工程上常采用三种排布策略：一是增大间距至50 μm以上，牺牲集成密度换取热隔离；二是在阵列中引入热隔离沟槽，通过干法刻蚀去除相邻通道之间的GaAs衬底材料，降低横向热导；三是采用非均匀排布，将高功率通道分散布置，避免热源集中。实际设计中，热隔离沟槽深度通常需达到衬底减薄后剩余厚度的60%以上才能显著降低热串扰，但过深会削弱机械强度，需在热性能与可靠性之间折中。

电流注入均匀性与波长控制

VCSEL的激射波长由有源区温度、注入电流密度和腔长共同决定。在阵列中，若各通道的注入电流存在偏差，即使热分布均匀，波长也会出现离散。典型VCSEL的电流-波长调谐系数约为0.3～0.5 nm/mA，因此1%的电流偏差在5 mA工作点下可产生约0.015～0.025 nm的波长差。对于50 GHz通道间隔（约0.4 nm @1550 nm），这一量级尚可接受，但若叠加温升差异，总偏差可能突破容限。

实现电流均匀注入的关键在于电极设计与驱动方式。共阳极结构虽然简化了工艺，但各通道串联电阻的微小差异会导致电流分配不均。更优的方案是采用独立阳极接触，每个VCSEL单元通过独立的金属走线连接至驱动IC，走线电阻差异控制在5%以内。对于高密度阵列，还可引入片上电流均衡电阻，每个通道串联一个50～100 Ω的薄膜电阻，利用负反馈效应抑制电流偏差。实际制造中，离子注入隔离区的深度和宽度直接影响漏电流路径，隔离区应至少延伸到有源区下方1 μm，以确保相邻通道之间的电隔离电阻大于10 kΩ。

相位锁定结构与通道一致性

相干系统要求各通道不仅波长一致，相位关系也需稳定。VCSEL阵列的相位锁定通常通过两种方式实现：一是倏逝波耦合，即相邻VCSEL之间通过侧向耦合波导实现光场交叠，耦合系数κ由波导间距和刻蚀深度决定；二是注入锁定，将主激光器的光注入从VCSEL，迫使其相位跟随主激光器。倏逝波耦合的优点是结构紧凑，但κ对工艺误差敏感，间距偏差10 nm即可导致κ变化超过15%。注入锁定则对波长匹配要求苛刻，主从激光器的波长差需小于锁定范围（典型值±0.3～0.5 nm）。

在实际制造中，相位锁定结构的引入往往与热管理相互制约。耦合波导区域若刻蚀过深，会切断热扩散路径，加剧局部温升；若刻蚀过浅，耦合系数不足，相位锁定失效。因此，工艺开发中需要建立“刻蚀深度—耦合系数—热阻”的联合优化窗口。一个可行的折中方案是采用浅脊波导耦合，刻蚀深度控制在0.8～1.2 μm，此时κ约为0.15～0.25，同时保留足够的衬底热导路径。

制造公差与一致性预算

将上述因素综合，可以建立通道一致性预算表。以下示例基于1550 nm相干VCSEL阵列、16通道、50 GHz间隔的假设条件，用于说明各误差源的量级分配。

从表中可见，热串扰是波长一致性的首要威胁，而耦合系数偏差则是相位一致性的主要来源。在实际工程中，建议将热串扰导致的波长差控制在0.15 nm以内，电流和腔长偏差合计控制在0.1 nm以内，这样总波长偏差可保持在0.25 nm以下，为50 GHz通道间隔留出足够余量。相位方面，耦合系数偏差和驱动延时合计应控制在5°以内，以满足相干接收的相位容限。

综上所述，相干VCSEL阵列的设计与制造是一个多物理场耦合问题。阵列排布决定热边界，热管理影响波长均匀性，电流注入引入电学离散，相位锁定结构则直接约束通道间相位关系。只有将这四个维度纳入统一的工艺窗口进行协同优化，才能实现并行通道的高一致性，为后续的相干接收和系统集成奠定基础。