2. 主机SerDes架构与LPO适配性分析

LPO（Linear Pluggable Optics，线性可插拔光模块）并不是把传统光模块简单“去DSP化”，而是把一部分信号处理责任重新交还给主机SerDes。要判断一颗主机SerDes能否支撑LPO，必须先把它的发送链路、接收链路、均衡器结构和时钟数据恢复（CDR）机制拆开看，再逐项对照LPO对功耗、延迟与线性度提出的要求。本节围绕这条主线展开。

一、SerDes发送链路：从并行码流到线性驱动

主机SerDes的发送链路通常由并行接口、FEC/编码层、串行器（Serializer）、发送均衡器（TX EQ）、驱动器（Driver）以及时钟生成单元组成。以112G PAM4 SerDes为例，典型数据路径是：MAC层以多路并行低速数据送入PCS，经RS(544,514) FEC与Gray编码后，由串行器按64:1或32:1比例复用为112Gbps的PAM4符号流；随后进入发送均衡器，最后经驱动器输出到封装引脚和通道。

发送均衡器的核心是FFE（Feed-Forward Equalizer，前馈均衡器）。它按UI间隔抽头，对当前符号与前后符号加权求和，用以补偿通道的趋肤效应和介质损耗。一个常见的4抽头FFE可写成：

y[n] = c(-1)·x[n+1] + c(0)·x[n] + c(1)·x[n-1] + c(2)·x[n-2]

其中c(0)为主抽头，c(-1)为前标抽头（pre-cursor），c(1)、c(2)为后标抽头（post-cursor）。在LPO场景下，TX FFE承担了原本由光模块DSP完成的部分预加重任务，因此抽头范围、分辨率与线性度直接决定光眼图的开口。若FFE只有3抽头且步进粗（如1/8 UI），面对长通道或高损耗封装时，往往无法同时压掉前标与后标，导致光端TDECQ恶化。

二、接收链路与均衡器结构

接收链路一般包括：接收前端（RX Front-end）、可变增益放大器（VGA）、连续时间线性均衡器（CTLE）、采样判决器（Slicer）、判决反馈均衡器（DFE）、CDR以及后级FEC解码。CTLE负责在频域上抬升高频、抑制低频，粗略补偿通道损耗；DFE则在时域上利用已判决符号消除后标ISI，且不会放大噪声。

对LPO而言，接收链路的特殊之处在于：光模块侧不再有重定时和数字均衡，主机RX必须直接面对经过光信道后的模拟信号。这意味着CTLE的峰值增益范围、DFE的抽头数量与自适应收敛速度，都会直接影响链路余量。若CTLE高频增益不足，DFE抽头又少，则残余ISI会转化为误码；若CTLE增益过冲，则会放大高频噪声，同样恶化SNR。

三、CDR：LPO链路中的“隐形时钟基准”

CDR的作用是从接收数据流中恢复出与发送端同频同相的采样时钟。典型结构包含相位检测器（PD）、环路滤波器（LF）和压控振荡器或相位插值器（VCO/PI）。在PAM4系统中，常用Bang-Bang相位检测器配合比例积分环路，使采样点稳定在眼图中心。

LPO对CDR提出了比传统重定时架构更苛刻的要求。由于光模块内没有独立时钟源和重定时器，主机RX CDR必须容忍更大的频偏和相位漂移。若CDR环路带宽过窄，则无法跟踪快速相位变化；若过宽，则会把高频抖动引入采样时钟。工程上常把环路带宽设在几MHz量级，并配合可编程比例/积分增益，在锁定时间与抖动抑制之间折中。

四、LPO对SerDes架构的三项核心要求

低功耗：LPO的初衷是去掉光模块DSP，把功耗从模块侧转移到主机侧。但若主机SerDes的TX FFE和RX DFE规模过大，整体功耗未必下降。因此LPO适配的SerDes应优先采用低功耗架构，例如精简抽头数量、使用模拟CTLE替代部分数字均衡、在低损耗通道下关闭冗余DFE抽头。以112G PAM4为例，若TX FFE从7抽头减到4抽头、RX DFE从5抽头减到3抽头，单通道SerDes功耗可下降约15%~25%（示例估算，实际取决于工艺与通道）。

低延迟：LPO链路中，主机SerDes与光模块之间没有重定时缓冲，信号路径更短，但这也意味着任何数字均衡和FEC交织都会直接叠加到端到端延迟上。对于AI/ML集群的GPU互连，端到端延迟通常要求控制在百纳秒量级。因此LPO适配的SerDes应尽量减少深流水线级数，把FEC编解码放在靠近MAC的位置，并避免在RX路径中插入额外的数字信号处理块。

线性度：这是LPO最容易被忽视却最致命的一项。由于光模块采用线性驱动，主机TX输出的模拟波形必须保持足够线性，否则PAM4的四个电平会被压缩或扭曲，导致TDECQ恶化。TX FFE的抽头加权、驱动器的输出摆幅与线性范围、以及RX CTLE的增益线性度，都会直接影响光眼图质量。工程上通常要求TX驱动器在目标摆幅下的THD低于某个阈值，并保证FFE各抽头在全范围调节时不会引入非线性失真。

五、适配性判断的观察点

判断一颗主机SerDes是否适合LPO，可以从以下几个可观测点入手：

• TX FFE抽头数与步进：抽头过少或步进过粗，无法补偿封装与通道损耗，光眼图TDECQ会明显恶化。
• RX CTLE峰值增益范围：需覆盖光信道加电通道的总损耗，通常要求可调范围不低于10dB。
• DFE抽头数量与自适应速度：抽头不足会导致残余ISI，收敛过慢则影响链路建立时间。
• CDR频偏容限与抖动指标：LPO场景下建议频偏容限不低于±200ppm，RMS抖动尽量低。
• TX输出线性度：在目标摆幅下观察PAM4电平间距是否均匀，必要时用示波器测量TDECQ。

这些观察点并不需要全部同时满足，而是根据实际通道损耗、速率和光模块规格做权衡。例如短距AOC场景通道损耗小，可适当放宽FFE抽头要求；而长距DR/FR场景则必须保证足够的均衡能力与线性度。理解发送/接收链路、均衡器结构与CDR原理，是后续进行LPO链路预算和协同调优的基础。