3. 信号完整性基础
高速SerDes接口设计本质上是一场与物理效应的博弈。当数据速率跨越10Gbps乃至112Gbps时，信号的波长缩短至毫米量级，PCB走线不再表现为简单的电气连接，而是呈现出分布式参数系统的传输线特性。反射、串扰、损耗、色散等信号完整性问题成为决定链路能否稳定工作的关键。本章将系统梳理信号完整性的四大核心支柱——传输线理论、阻抗匹配、反射与串扰、S参数分析，并结合SerDes设计的实际工程场景，阐明这些基础理论如何转化为可落地的设计规则与调试方法。
3.1 传输线理论：从集总参数到分布式参数
核心原理
当信号在PCB走线中传播时，如果走线长度大于信号上升沿对应空间长度的1/6，就必须将走线视为传输线而非普通导线。传输线的本质特征是信号沿线传播时，每一段微元都同时具有分布电感（L）、分布电容（C）、串联电阻（R）和并联电导（G）。特征阻抗Z₀由这些分布参数决定：Z₀ = √(L/C)（无损近似）。对于FR4介质、1oz铜厚的典型PCB，50Ω单端走线的线宽通常在5-8mil（取决于叠层结构），而100Ω差分对的线宽/间距则需要通过场求解器精确计算。
传输线的传播常数γ = α + jβ，其中α为衰减常数（单位dB/m），β为相位常数（单位rad/m）。衰减由导体损耗（趋肤效应）和介质损耗（tanδ）共同构成。在10Gbps以上速率，介质损耗成为主导因素，因此高速板材（如Megtron6、ROGERS4350B）的选用至关重要。
判断方法与操作流程
- 判断是否为传输线：计算信号上升沿对应的空间长度L_rise = Tr × Vp（Vp为传播速度，FR4中约6in/ns）。若走线长度 > L_rise/6，则必须按传输线处理。
- 确定目标阻抗：单端50Ω、差分100Ω是SerDes接口的行业标准；部分接口（如PCIe）可能要求85Ω差分。
- 叠层设计与阻抗计算：使用Polar SI9000或阻抗计算工具，输入介质厚度、介电常数、铜厚、线宽/间距，迭代调整直至满足目标阻抗容差（通常±10%）。
- 仿真验证：在HFSS或ADS中建立3D模型，提取S参数并验证特征阻抗是否平坦（在DC至奈奎斯特频率范围内波动小于±5%）。
| 参数 | 微带线（表层） | 带状线（内层） | 对SerDes的影响 |
|---|---|---|---|
| 特征阻抗范围 | 40-70Ω | 45-65Ω | 偏离目标值导致反射 |
| 传播速度 | 较快（约6in/ns） | 较慢（约5.5in/ns） | 影响时序裕量 |
| 串扰抑制 | 较差（暴露于空气） | 较好（上下参考平面屏蔽） | 内层走线更利于差分对 |
| 损耗特性 | 介质损耗略低 | 介质损耗略高 | 长距离传输需均衡补偿 |
3.2 阻抗匹配：端接策略与工程实现
核心原理
阻抗匹配的核心目标是消除或最小化反射。当信号沿传输线传播到达阻抗不连续点（如接收端输入阻抗与Z₀不匹配）时，一部分能量被反射回源端。反射系数Γ = (Z_L - Z₀)/(Z_L + Z₀)。在SerDes链路中，常见的阻抗失配点包括：驱动端输出阻抗、PCB走线特征阻抗、封装/引脚阻抗、接收端输入阻抗。现代SerDes收发器内部集成了可编程的源端端接（如40Ω/50Ω/60Ω可选）和接收端ODT（On-Die Termination），通过配置寄存器实现动态匹配。
端接方案对比
| 端接方式 | 电路结构 | 优点 | 缺点 | 适用场景 |
|---|---|---|---|---|
| 源端串联 | Rs串联在驱动端 | 功耗低、简单 | 接收端需高阻 | 点对点短距离 |
| 终端并联 | Rt到GND或VCC | 吸收反射彻底 | 直流功耗大 | 高速总线（DDR） |
| AC耦合+终端 | 串联电容+并联电阻 | 隔离直流、允许不同共模 | 低频截止 | SerDes标准接口 |
| 戴维南端接 | R1到VCC、R2到GND | 等效阻抗匹配且提供偏置 | 双电阻功耗 | LVDS/CML接口 |
案例拆解：PCIe Gen5链路端接优化
背景与约束：某服务器主板PCIe Gen5链路（32Gbps NRZ）出现接收端眼图高度不足（仅180mV，规范要求≥250mV），误码率在1e-12量级不达标。链路包含CPU封装、主板走线（12英寸）、连接器、AIC卡走线（4英寸）。
初始现象：眼图测试显示过冲达15%，且眼图交叉点明显上移，提示存在反射和共模偏移。
分析过程：通过TDR测试发现，在连接器位置阻抗从100Ω跌至82Ω（突变约18%），反射系数Γ≈0.1，对应回波损耗约-20dB。进一步检查发现连接器焊盘反焊盘设计不足，参考平面被掏空导致阻抗偏低。
操作步骤：① 在BIOS中将接收端ODT从80Ω调整为96Ω，以补偿连接器低阻抗；② 在发送端将源端端接从50Ω调整为45Ω，降低驱动阻抗以匹配链路平均阻抗；③ 优化连接器区域走线，增加参考平面完整性。
结果对比：调整后眼图高度提升至310mV，过冲降至5%，误码率改善至1e-15以下。代价是ODT调整增加了约3mW功耗，但远低于系统功耗预算。
复盘经验：阻抗匹配不能只看单一节点，要沿整个链路做TDR扫描，识别所有阻抗突变点，并综合调整收发端配置。
3.3 反射与串扰：时域噪声的根源与控制
核心原理
反射是阻抗不连续的直接后果，表现为振铃、过冲、下冲和台阶。在SerDes接收端，反射会降低眼图高度、增加抖动。串扰则是相邻信号线之间的电磁耦合，分为近端串扰（NEXT）和远端串扰（FEXT）。NEXT在攻击线上升沿期间持续存在，幅度约为攻击信号幅度的1/(1+间距/线宽)²；FEXT则表现为窄脉冲，与耦合长度和信号上升时间相关。对于差分信号，串扰主要影响共模分量，但若差分对内部两根线耦合不对称，也会转化为差模噪声。
串扰控制设计规则
- 间距规则：3W原则（间距≥3倍线宽）可将串扰抑制在5%以下；对于SerDes差分对，对间间距建议≥5倍差分线宽。
- 参考平面完整性：避免在走线下方开槽或分割参考平面，否则回流路径被迫绕行，增大回路电感并加剧串扰。
- 屏蔽与隔离：在敏感信号两侧布设地线隔离，或使用带状线结构将信号完全包裹在参考平面之间。
- 差分对内耦合：保持差分对内正负线紧密耦合（间距≤2倍线宽），以增强对外部噪声的免疫。
案例拆解：25Gbps背板串扰故障定位
背景：一款25Gbps背板（FR4，链路长度20英寸）在系统联调时，通道A误码率高达1e-9，而相邻通道B正常。通过BERT扫描发现，通道A的眼图在特定码型（如101010）下出现明显抖动。
关键数据：使用示波器测量通道A的NEXT噪声峰峰值达45mV，而通道B仅为12mV。进一步用VNA测试S参数发现，通道A与相邻通道C之间的S21（远端串扰）在12.5GHz处为-28dB，明显高于通道B的-40dB。
分析判断：通道A与通道C在背板连接器区域的走线间距仅8mil（约2W），且两对差分对在连接器焊盘处存在约200mil的平行耦合区。FEXT在25Gbps下产生码间干扰，导致眼图闭合。
解决措施：① 在背板重新布线时，将通道A与C的间距从8mil扩大至15mil；② 在连接器区域增加地过孔屏蔽墙；③ 在接收端DSP中启用串扰抵消滤波器（XTC）。
结果：NEXT降至18mV，误码率改善至1e-15以下。代价是背板布线面积增加约8%，但满足系统可靠性要求。
3.4 S参数基础：频域视角的链路评估
核心原理
S参数（散射参数）是描述线性无源网络在频域行为的标准工具。对于SerDes链路，最常用的是4端口S参数（差分对），其中Sdd11（差分回波损耗）、Sdd21（差分插入损耗）、Scc11（共模回波损耗）是关键指标。S参数可以通过VNA（矢量网络分析仪）实测或电磁仿真获得，是链路预算分析和均衡器设计的基础输入。
S参数在SerDes设计中的核心应用
| 应用场景 | 关键S参数 | 工程意义 |
|---|---|---|
| 链路损耗预算 | Sdd21 | 评估信号衰减，决定是否需要均衡器 |
| 阻抗匹配验证 | Sdd11 | 回波损耗应<-15dB（对应VSWR<1.43） |
| 串扰评估 | Sdd21（攻击线到受害线） | 远端串扰应<-35dB |
| 通道一致性 | Sdd21的群延迟 | 群延迟波动应<±10ps |
| 均衡器设计 | Sdd21幅频响应 | 确定CTLE/DFE的增益和频点 |
操作流程：从S参数到眼图预测
- 提取S参数：使用VNA测量或HFSS/CST仿真，频率范围覆盖DC至奈奎斯特频率的2倍（如56Gbps PAM4需测至28GHz以上）。
- 检查无源性：验证S参数矩阵满足无源性条件（特征值≤1），否则仿真结果不可信。
- 生成脉冲响应：将S参数转换为时域脉冲响应，用于眼图仿真。
- 加入收发器模型：在ADS或SystemVue中，将S参数与TX/RX模型（含均衡器）级联，进行统计眼图仿真。
- 评估裕量：对比仿真眼图与规范要求，确定链路是否满足误码率目标（如1e-15）。
案例拆解：56Gbps PAM4链路S参数驱动设计
背景：一款光模块电接口（CEI-56G-VSR）设计，目标链路为芯片到光DSP的PCB走线（6英寸，Megtron6材料）。
关键输入：仿真提取的Sdd21在14GHz（奈奎斯特频率）处为-6.8dB，Sdd11在DC-28GHz范围内均小于-15dB，满足规范。
分析过程：虽然插入损耗在可接受范围，但群延迟在10-20GHz频段出现±15ps的波动，导致PAM4电平的符号间干扰（ISI）增加。通过S参数分解发现，波动源于走线中的两个过孔换层点。
优化措施：① 将过孔反焊盘直径从12mil增大至18mil，降低过孔寄生电容；② 在过孔周围增加回流地过孔，改善返回路径；③ 优化走线拐角为45°圆弧，减少阻抗突变。
结果：优化后群延迟波动降至±6ps，眼图高度从180mV提升至260mV，误码率从1e-8改善至1e-12以下。
3.5 信号完整性在SerDes设计中的综合意义
信号完整性不是孤立的学科，而是贯穿SerDes设计全流程的核心约束。从芯片封装设计、PCB叠层规划、走线布线到连接器选型，每一个环节都需要以传输线理论为基础，以阻抗匹配为手段，以反射和串扰控制为目标，以S参数为验证工具。在工程实践中，需要建立"设计规则驱动-仿真验证-测试闭环"的完整方法论。设计阶段通过仿真提前识别风险，测试阶段通过TDR、VNA、眼图仪等设备验证实际性能，并将测试结果反馈到设计规则中持续优化。
值得注意的是，随着速率提升至112Gbps及以上，传统FR4材料已无法满足损耗要求，需要引入超低损耗材料；同时，PAM4调制对信噪比的要求更为苛刻，信号完整性设计的裕量进一步缩小。这要求工程师不仅要掌握本章的基础理论，还要能够灵活运用均衡、预加重、FEC等系统级技术，与信号完整性设计协同优化，才能实现可靠的SerDes链路。