3. 硅光计算芯片的硬件架构与集成方式
硅光计算芯片的硬件架构，本质上要回答两个问题：光从哪里来、在哪里算、又怎么和电学控制/存储单元接在一起。围绕这两个问题，业界形成了单片集成、混合集成、3D集成、光电子协同封装四条主要技术路线，并在其上叠加片上光网络（ONoC）与计算单元布局设计。理解这些集成方式，是后续讨论软硬件协同与任务映射的物理前提。
一、四种集成方式的技术定位
单片集成（Monolithic Integration）指光源、调制器、探测器、波导与电学驱动电路在同一衬底上通过同一套工艺流片完成。硅本身是间接带隙材料，不能高效发光，因此单片集成的核心难点是光源：常见做法是在硅上外延生长III-V族量子点或量子阱材料（如InAs/GaAs量子点激光器），或采用锗锡合金。单片集成的优势是光路对准精度由光刻决定，无需逐颗耦合，适合大规模阵列；代价是外延工艺与CMOS产线兼容性差，良率与成本压力大。
混合集成（Hybrid Integration）把光源、甚至整个光引擎作为独立芯片，通过对接耦合（ Butt Coupling）、渐逝波耦合或微转印（Micro-Transfer Printing）贴装到硅光芯片上。它把"发光"和"导波/调制/探测"解耦，各自用最优材料体系，是当前数据中心光模块最成熟的方案。关键参数是耦合损耗与对准容差：对接耦合单界面损耗约1～2 dB，对准容差约±0.5 μm；渐逝波耦合可做到<1 dB，但对套刻精度要求更高。
3D集成指把光子层与电子层在垂直方向堆叠，通过硅通孔（TSV）或微凸点互连。典型形态是"光子中介层 + 电子芯片"或"光子芯片倒装 + 驱动ASIC"。3D集成的价值在于缩短电互连长度：当调制器驱动距离从毫米级降到百微米级，寄生电容与驱动功耗显著下降，这对高带宽光计算尤其关键。
光电子协同封装（Co-Packaged Optics, CPO）把光引擎与交换/计算ASIC放在同一封装基板上，用封装内短距电链路替代面板上的长距铜缆。CPO不是单一工艺，而是"混合集成+3D集成+封装基板设计"的系统级组合，目标是降低SerDes功耗与I/O密度瓶颈。
二、片上光网络与计算单元布局
光计算芯片的算力不只取决于单个调制器或探测器的带宽，更取决于数据能否高效地在计算单元之间流动。片上光网络（Optical Network-on-Chip, ONoC）承担这一职责，常见拓扑包括网格（Mesh）、环（Ring）、十字交叉（Crossbar）和蝶形（Butterfly）。以4×4网格为例，每个计算单元（PE）通过水平与垂直波导连接邻居，路由由微环谐振器或马赫-曾德尔开关（MZI）完成。波长路由（WDM）可以让同一根波导承载多个波长通道，从而在不增加波导数量的前提下提升带宽密度。
布局设计需要权衡三个量：光损耗预算、热调功耗和电互连长度。微环谐振器对温度敏感，典型温漂约0.1 nm/K，因此每个微环通常需要配套加热器进行闭环调谐，单个微环调谐功耗约1～10 mW。若一个4×4网格中有16个PE、每个PE含4个微环，则仅调谐功耗就可能达到64～640 mW，这在功耗预算中不可忽视。因此布局上倾向于把波长相近、温度环境一致的微环集中放置，并共享温度传感器。
三、集成方式与任务映射的关联
集成方式直接决定任务映射的约束边界。单片集成中，光源与计算单元同衬底，波长一致性较好，适合把同一任务的不同批次映射到相邻PE以复用波长；混合集成中，光源外置，各PE的输入波长需要经过耦合界面，耦合损耗的波动会引入通道间不一致，映射时需预留功率余量；3D集成缩短了电互连，使驱动信号延迟从约100 ps降到约10 ps量级，适合把对延迟敏感的权重更新放在垂直相邻的电子层与光子层之间；CPO则把光引擎与ASIC放在同一封装，映射时可以把跨封装通信视为"近邻通信"，从而放宽对全局光网络带宽的假设。
四、一个可参考的布局参数示例
下表给出一个4×4网格ONoC的示例参数集，用于说明布局阶段需要明确的量。这些数值属于教学示例，并非某款实际芯片的实测数据。
| 参数 | 示例值 | 说明 |
|---|---|---|
| PE 数量 | 16（4×4） | 每个 PE 含调制器与探测器 |
| 单波导波长通道数 | 4 | WDM，通道间隔 200 GHz |
| 单通道速率 | 25 Gbps | 示例值 |
| 单波导聚合带宽 | 100 Gbps | 4 × 25 Gbps |
| 微环调谐功耗 | 5 mW / 环 | 含加热器闭环 |
| 单 PE 微环数 | 4 | 对应 4 个波长 |
| 全芯片调谐功耗 | 320 mW | 16 × 4 × 5 mW |
| 波导传输损耗 | 2 dB/cm | 示例值 |
| 微环插入损耗 | 0.5 dB / 环 | 示例值 |
基于上表，可以做一个简单的光功率预算：若一条路径经过4个微环和2 cm波导，则总损耗约为 4×0.5 dB + 2×2 dB = 6 dB。若光源输出为10 dBm，则到达探测器约为4 dBm，仍高于典型探测器灵敏度（约-10 dBm），余量充足。但如果路径经过8个微环和5 cm波导，损耗升至14 dB，余量收窄，此时映射算法应避免让关键数据走长路径，或改用光放大补偿。
五、集成方式选择的基本判断
- 追求大规模阵列与低对准成本：优先考虑单片集成，但需评估外延良率。
- 追求快速落地与成熟供应链：混合集成是当前最稳妥的选择。
- 追求低驱动功耗与高带宽密度：3D集成能显著缩短电互连，适合高算力场景。
- 追求系统级 I/O 密度与能效：CPO 把光引擎拉近 ASIC，是数据中心级方案。