4. 光引擎器件与封装形态

光引擎并不是“把光模块缩小”这么简单。它由一组功能互补的光电器件构成：激光器负责把电变成光，调制器把高速电信号加载到光载波上，波导把光约束并引导到指定路径，耦合器解决光在芯片、光纤、封装之间的模式与位置匹配，探测器再把光还原为电流。封装形态决定了这些器件在物理上离得多近、由谁承担对准、热和供电，也直接决定了协同设计的边界与代价。

关键器件：各自解决什么问题

激光器是唯一的有源光源。数据中心光引擎常用 DFB（分布反馈）激光器，典型出光功率在 10～20 mW 量级，波长落在 O 波段（约 1310 nm）或 C 波段（约 1550 nm）。它最怕的是温度漂移和反射回光：波长随温度约 0.08～0.1 nm/℃ 漂移，因此需要 TEC 或波长锁定；回光会抬高 RIN，恶化信噪比。协同设计上，激光器往往不放在调制器同一块热板上，而是通过外置光源（ELS）或光纤把光送进来，把热源与调制区解耦。

调制器把电信号搬上光载波。硅基马赫-曾德尔调制器（MZM）成熟但尺寸大、驱动电压高；微环调制器（MRM）面积小、功耗低，但谐振对温度极敏感，需要闭环锁定。以 50 Gb/s PAM4 为例，调制器需要约 2～4 Vpp 的驱动摆幅，插损通常 3～6 dB。协同设计要回答：驱动器放在哪、走线多长、阻抗是否匹配到 50 Ω、调制器偏置点如何随温度跟踪。

探测器常用 Ge/Si 波导探测器，响应度约 0.8～1.0 A/W，暗电流在 nA 级。它把光功率转成电流后，由 TIA 放大。探测器的带宽、结电容与 TIA 的输入阻抗共同决定接收带宽，因此探测器和 TIA 的“距离”是封装形态的核心变量之一。

波导与耦合器是连接件。硅波导单模截面约 500 nm × 220 nm，模场很小，而单模光纤模场直径约 10 μm，两者相差近 20 倍。光栅耦合器可做晶圆级测试、位置灵活，但带宽受限、偏振敏感；边缘耦合器（如倒锥）带宽宽、插损可低至 1～2 dB，但需要解理面和精确对准。耦合损耗每减少 1 dB，链路光预算就多 1 dB，这直接决定能否用更低功率激光器。

四种封装形态的协同含义

可插拔光模块把光引擎做成独立模块，插在面板上。它的优势是现场可更换、多厂商互通；代价是电信号必须从 ASIC 穿过封装、PCB 和连接器，走线可达 10～20 cm。在 112 Gb/s PAM4 下，这段通道的插入损耗和反射会显著压缩眼图，需要 SerDes 做重均衡，功耗随之上升。协同设计的重点是电接口：通道损耗预算、连接器阻抗、以及模块与 ASIC 之间的均衡分工。

板载光引擎把光引擎直接焊在 PCB 上，电走线缩短到 3～8 cm。它保留了板级可维护性，同时降低了通道损耗。此时协同设计转向 PCB：需要控制走线损耗（如用低损耗板材）、过孔 stub、以及光引擎与 ASIC 的供电去耦。热方面，光引擎与 ASIC 共享板级散热路径，激光器温度会受 ASIC 负载影响，需要评估温漂预算。

共封装光学（CPO）把光引擎和 ASIC 放在同一基板上，电接口缩短到毫米级，几乎消除了长通道损耗，是 51.2T 及以上交换芯片的主流方向。但代价是热：ASIC 功耗可达数百瓦，光引擎紧邻热源，激光器和微环的波长会漂移。协同设计必须同时处理热、供电和测试：例如把激光器外置（ELS）以隔离热源，在基板上设计独立的光引擎供电域，并预留晶圆级或基板级的光测试点。此外，CPO 中光引擎不可现场更换，故障域从“换模块”变成“换整板”，可靠性设计需要冗余或可切换通道。

单片集成把光器件和电电路做在同一衬底上，互连最短、寄生最小，理论上带宽密度最高。但硅本身不发光，需要异质集成 III-V 材料，工艺复杂、良率低、成本高。协同设计的边界从“封装”前移到“工艺”：材料兼容性、热膨胀系数匹配、以及光刻对准精度都成为设计约束。目前单片集成多用于特定高密度场景，尚未全面替代混合集成。

一个可执行的链路预算示例

假设设计一条 800G（8×100G PAM4）CPO 链路，用外置 DFB 激光器，工作波长 1310 nm。先定义参照：所有功率以 dBm 计，损耗以 dB 计，从激光器输出到探测器输入逐项累加。

激光器输出功率          +13.0 dBm
调制器插损              -5.0 dB
波导传输损耗（2 cm）    -0.6 dB
耦合器插损（光栅）      -2.5 dB
光纤传输（500 m）       -0.2 dB
接收端耦合              -2.5 dB
--------------------------------
到达探测器功率          +2.2 dBm

探测器响应度 0.9 A/W → 光电流约 1.5 mA
TIA 输入等效噪声 2 μA → 电 SNR 约 57 dB
判断：满足 100G PAM4 对 SNR 的要求（约 20 dB 余量）

这个示例说明：耦合器插损 2.5 dB 占了总损耗的近三分之一。如果换成边缘耦合器把插损降到 1.5 dB，到达探测器功率可提升到 3.2 dBm，光电流增加约 26%，链路余量更充裕。反过来，如果激光器只能给 10 dBm，链路就会紧张，此时协同设计要么换更低插损的耦合方案，要么提高探测器响应度，要么在系统层接受更短的传输距离。

协同设计要回答的三个问题

• 电接口在哪结束、光接口从哪开始？可插拔把边界放在面板连接器，CPO 把边界放在基板，单片集成把边界放在片内。边界越靠内，电损耗越小，但热和测试越难。
• 热预算怎么分配？激光器对温度最敏感，调制器次之，探测器相对宽容。CPO 中应优先把激光器移出热区，或为光引擎单独设计散热路径。
• 故障域如何定义？可插拔的故障域是模块，CPO 的故障域是整板。协同设计需要决定是否做通道冗余、是否支持光引擎单独下电、以及测试点是否可访问。

把器件特性和封装形态放在同一张图上看，协同设计的本质就清楚了：不是选一个“最好的封装”，而是在电损耗、热耦合、可维护性和工艺成本之间，为当前速率和场景找到匹配的边界。速率越高，边界越需要向内收；但每向内收一步，热和测试的代价就会上升，必须用具体的链路预算和热仿真来验证，而不是凭直觉决定。