1. 课程导入与芯片级光互连全景

当一颗交换芯片的容量从 3.2 Tb/s 走向 51.2 Tb/s，面板上的可插拔光模块数量会从几十只膨胀到数百只，而 SerDes 速率在 112 Gb/s 之后继续提升时，铜互连的损耗、串扰与功耗开始同时逼近物理与经济的天花板。芯片级光互连（Chip-level Optical Interconnect）要解决的，正是把光引擎从"面板边缘"推进到"芯片边缘"甚至"芯片内部"，让高速数据在离开封装之前就完成电光转换，从而绕开长距离铜走线的带宽密度与能效瓶颈。

需要先明确边界。芯片级光互连通常指光信号进入或离开芯片封装体的最后一段链路，包括芯片上的光电接口、封装内的光耦合结构、封装外或封装边缘的光纤/波导连接，以及配套的驱动、跨阻放大、调制与探测电路。它不等同于传统可插拔光模块，也不等同于长距相干光通信；其核心特征是"短距、高密度、低功耗、与芯片封装强耦合"。理解这一点，才能理解为什么它的关键指标不是单通道速率，而是带宽密度、能效、延迟与成本四者的联合约束。

从电互连瓶颈到光互连演进

电互连的瓶颈可以用一条经验关系来理解：随着速率提升，信道损耗随频率近似指数上升，而均衡与重定时带来的功耗又随速率线性甚至超线性增长。以 112 Gb/s PAM4 为例，在常规 PCB 材料上，一条约 20 cm 的差分走线插损可能达到 20 dB 以上，需要重定时器（Retimer）或强均衡才能闭合链路，单通道功耗往往在 5～8 pJ/bit 量级。当通道数扩展到 512 条时，仅 SerDes 与重定时部分的功耗就可能达到数十瓦，而面板可插拔模块的功耗还要再叠加。

光互连的价值在于：光纤或片上波导的损耗对速率不敏感，波分复用（WDM）可以在同一物理通道上并行多路波长，从而把带宽密度提升一个数量级，同时把每比特能耗压到 1～3 pJ/bit 甚至更低。代价是引入了激光器、调制器、探测器、耦合与封装等新的工程复杂度，以及随之而来的成本与可靠性问题。因此，芯片级光互连不是"全面替代电互连"，而是在电互连无法经济地满足带宽密度与能效要求的位置上做替换。

系统架构视角下的四个关键指标

带宽密度衡量单位长度或单位面积上能承载的聚合带宽，单位常用 Gb/s/mm 或 Tb/s/mm²。它决定了在有限的面板宽度或封装边缘长度上，系统能扩展出多少容量。电互连在 112 Gb/s 时，单通道所需走线宽度与间距使得每毫米可容纳的通道数有限；光互连通过波分复用，可以在单根光纤或单条波导上叠加 4、8 甚至 16 个波长，从而把带宽密度提升数倍。

能效以 pJ/bit 为单位，是芯片级光互连最受关注的指标。它包含激光器电光转换效率、调制器驱动功耗、探测器与 TIA 功耗、以及时钟与均衡等辅助电路功耗。一个常见的教学示例是：若某光引擎在 8 通道 × 100 Gb/s 下总功耗为 4 W，则能效为 4 W / 800 Gb/s = 5 pJ/bit；若通过优化驱动与集成把总功耗降到 1.6 W，则能效改善到 2 pJ/bit。这个量级的变化，直接决定了交换芯片能否在风冷条件下维持可接受的功耗预算。

延迟在短距互连中往往被忽视，但在芯片级场景中同样重要。光在光纤中的传播延迟约为 5 ns/m，而电信号在 PCB 上的传播延迟约为 6～7 ns/m，两者接近；光互连的优势不在于绝对延迟更低，而在于它不需要复杂的重定时与均衡级联，从而减少了链路引入的处理延迟与不确定性。对于内存语义互连、加速器间同步等场景，这种确定性延迟比绝对数值更有价值。

成本通常以 $/Gb/s 或每通道成本衡量。芯片级光互连的成本大头不在光纤本身，而在激光器、光耦合对准、封装工艺与测试。可插拔光模块已经形成了成熟的产业链与测试标准，而芯片级光互连目前仍处于封装工艺与良率爬坡阶段。因此，判断一项芯片级光互连方案是否可行，不能只看实验室的带宽密度与能效，还要看它能否在量产测试中保持可接受的成本。

学习地图与后续章节的定位

本课程后续将沿着"需求—器件—链路—封装—系统—验证"的主线展开。首先会深入电互连瓶颈的定量分析，理解为什么 112 Gb/s 之后需要光互连；然后进入光器件与光电接口，讨论调制器、探测器、激光器与驱动电路如何共同决定能效与带宽；接着是链路预算与信号完整性，包括光功率预算、消光比、误码率与均衡策略；再往后是封装与耦合，这是芯片级光互连区别于传统光模块的核心工程环节；最后回到系统层面，讨论交换芯片、计算芯片与光互连的协同设计，以及测试、可靠性与成本评估方法。

在学习过程中，建议始终带着四个问题：这条链路的带宽密度上限由什么决定？每比特能耗的主要贡献来自哪里？延迟是否满足目标应用？成本是否能在量产规模下收敛？这四个问题会贯穿全部章节，也是判断任何一项技术方案是否值得采用的最终依据。