4. 封装架构选型

硅光PIC与EIC的互连封装，本质上是在解决一个矛盾：光器件需要低损耗的光学界面和稳定的温度环境，电芯片需要高密度、低电感的短距互连，而两者往往由不同材料体系、不同工艺节点制造。封装架构的选择，决定了这对“异质搭档”以什么方式靠近、以什么代价靠近。工程上常见的四类架构——2D平面互连、2.5D中介层、3D堆叠、混合集成——并不是简单的代际替代关系，而是各自对应不同的带宽密度、功耗预算、成本约束和可制造性边界。

四类架构的物理形态与信号路径

2D架构中，PIC与EIC并排贴装在同一基板或PCB上，通过引线键合或基板走线连接。光信号从PIC边缘或表面耦合进出，电信号则要经过较长的键合线和基板传输线，寄生电感与电容较大，适合通道数少、速率不高的场景，例如早期100G/400G光模块中的分立方案。

2.5D架构引入硅中介层（interposer）或有机中介层，PIC与EIC通过微凸点倒装焊在中介层上，中介层内部用TSV和再分布层（RDL）完成高密度横向互连。电信号路径缩短到百微米量级，带宽密度显著提升，同时PIC仍可保留独立的耦合结构。这是当前800G/1.6T可插拔光模块和CPO交换机中较为主流的方案。

3D架构将EIC直接堆叠在PIC上方，通过TSV或混合键合实现垂直互连。互连长度进一步压缩到几十微米，寄生参数最小，带宽密度最高，但散热路径被EIC遮挡，PIC的温控和光耦合窗口设计难度陡增，且已知良好芯片（KGD）测试困难，良率损失会被放大。

混合集成则更强调材料与功能的异质融合，例如将III-V激光器、铌酸锂调制器与硅光波导通过微转印、晶圆键合等方式集成在同一平台。它解决的是“硅本身不发光、调制效率有限”的问题，封装上常与2.5D或3D结合使用，属于功能层面的架构选择。

从指标到决策：四个维度的权衡逻辑

带宽密度是选型的首要驱动力。以1.6T光模块为例，若采用8×200G通道，2D架构下每通道键合线长度约1~2mm，寄生电感约0.5~1nH，在50Gbaud以上速率会引入明显的信号完整性劣化，眼图裕量可能不足20%。2.5D架构将互连长度压缩到200μm以内，寄生电感降至0.05nH量级，眼高可改善30%以上。3D架构进一步将互连缩短到50μm以下，但代价是EIC覆盖PIC后，PIC的热流密度可能从2D的0.5W/mm²上升到3D的2W/mm²以上，需要引入微流道或高导热界面材料。

功耗方面，互连功耗与长度近似成正比。2D架构中，每比特能耗可能达到5~8pJ/bit；2.5D可降至2~3pJ/bit；3D则有望进入1pJ/bit以下。但3D的散热功耗会抵消部分收益，需要综合评估。成本上，2D最低，2.5D因中介层和TSV工艺增加约30%~50%的封装成本，3D的KGD测试和堆叠良率损失可能使总成本翻倍。可制造性则与产能、测试覆盖率、返修能力直接相关，2.5D目前在大规模量产中最为均衡。

选型决策表

下表给出一个可参考的决策框架，具体阈值需根据产品速率、通道数、热预算和量产规模调整。表中“推荐度”为定性判断，实际项目中应结合供应链能力做加权评分。

实际决策中的关键检查点

在具体项目中，建议按以下顺序推进：先确认光耦合方式（边缘耦合还是光栅耦合），因为它决定了PIC是否必须暴露在顶部；再核算EIC的功耗密度和结温上限，判断3D堆叠是否可行；然后评估中介层的层数、线宽/线距和TSV密度是否满足信号完整性要求；最后用封装良率模型估算总成本，包括KGD测试覆盖率、堆叠良率和返修成本。例如，若KGD覆盖率只有90%，3D堆叠的最终良率可能低于70%，此时2.5D的“先测后装”策略更具经济性。

封装架构选型没有唯一答案，它是在带宽、功耗、成本和可制造性之间寻找当前产品生命周期内的最优平衡点。理解每类架构的物理约束和工程代价，比记住结论更重要。