1. 硅光薄膜沉积技术导论
硅光子学把光器件做在硅芯片上，靠的是在硅衬底之上堆叠出一套“光的介质环境”。硅本身折射率约3.48，对1550 nm通信波段几乎透明，但它没有可用的电光效应，也不能像二氧化硅那样直接充当低折射率包层。因此，硅光芯片的性能并不只由光刻决定，更取决于薄膜材料：波导芯层、包层、调制器电极、探测器吸收层、光栅耦合器与端面减反膜，每一层都对应不同的折射率、厚度、损耗和应力要求。薄膜沉积技术，就是把这些材料以可控的厚度、均匀性和界面质量“长”到晶圆上的工艺集合。
硅光子学对薄膜材料的需求
从光学角度看，硅光薄膜的核心参数是折射率对比度。以SOI（绝缘体上硅）平台为例，典型结构为：Si衬底 / 2 μm 埋氧（BOX，SiO₂，n≈1.44）/ 220 nm 顶层硅（n≈3.48）/ 包层SiO₂。220 nm这一厚度并非随意选取，它使单模条件与TE/TM模式限制在合理范围，同时保证波导弯曲半径可小至5～10 μm。若把顶层硅换成氮化硅（Si₃N₄，n≈2.0），折射率对比度下降，波导尺寸需放宽到600～1000 nm，但损耗可低至0.1 dB/cm以下，适合做低损耗延迟线。可见，材料选择直接决定器件尺寸、损耗和集成密度。
从工艺角度看，需求可归纳为四类约束：厚度精度（波导厚度偏差1 nm约引起有效折射率变化10⁻³量级，影响相位误差）、折射率均匀性（全片±0.5%以内才能保证阵列器件一致）、界面与侧壁粗糙度（散射损耗与粗糙度平方成正比）、热与应力兼容性（沉积温度过高会破坏已有掺杂分布，应力过大会导致薄膜开裂或晶圆翘曲）。此外，CMOS兼容性要求金属污染（Fe、Cu、Na等）低于10¹⁰ atoms/cm²量级，这限制了部分高温或含金属前驱体的沉积路线。
沉积技术分类与选择逻辑
硅光常用的薄膜沉积技术可按“是否有化学反应”“能量来源”“压力区间”三个维度分类。工程上更实用的分法是按材料与温度窗口来选：
- LPCVD（低压化学气相沉积）：用于Si₃N₄、多晶硅、SiO₂。典型Si₃N₄工艺为SiH₂Cl₂ + NH₃，温度700～800 ℃，厚度均匀性好，但高温限制其在金属化之后使用。
- PECVD（等离子体增强CVD）：温度200～400 ℃，适合SiO₂包层、SiN、a-Si。沉积速率可达100～500 nm/min，但氢含量高，需退火致密化。
- ALD（原子层沉积）：用于Al₂O₃、HfO₂、TiO₂等超薄高k或钝化层，单周期厚度约0.1 nm，厚度控制达原子级，适合界面工程。
- PVD（溅射/蒸发）：用于Ti、TiN、Al、Au等电极与加热层，方向性好，但台阶覆盖弱。
- 外延与键合：Ge、III-V材料通过选区外延或晶圆键合集成到硅上，用于探测器和激光器。
选择逻辑可概括为：先看材料体系，再看热预算，最后看厚度精度与覆盖形貌。例如在已完成CMOS前道工序的晶圆上沉积SiO₂包层，只能选PECVD；若要在波导上方做一层精确的Al₂O₃钝化，则选ALD；若做氮化硅波导芯层且允许高温，则选LPCVD。
课程知识地图与工程目标
本课程围绕“材料—工艺—表征—集成”四条主线展开。材料线回答“用什么”：SiO₂、Si₃N₄、a-Si、Al₂O₃、HfO₂、Ge、TiN等的光学常数、热稳定性与CMOS兼容性。工艺线回答“怎么长”：LPCVD、PECVD、ALD、PVD、外延与键合的反应机理、速率控制、均匀性调节。表征线回答“怎么判断”：椭偏仪测n/k、台阶仪测厚度、AFM测粗糙度、XPS测化学计量比、应力仪测曲率。集成线回答“怎么用”：波导、调制器、探测器、光栅中的薄膜叠层设计与工艺顺序。
工程目标可量化为三条基线：厚度控制——关键层厚度偏差≤±2%，全片均匀性≤±1%；光学损耗——Si波导传输损耗≤2 dB/cm，Si₃N₄波导≤0.5 dB/cm；工艺兼容——后道沉积温度≤400 ℃，金属污染≤10¹⁰ atoms/cm²。这三条基线贯穿后续所有章节，也是判断一个沉积方案是否可用的基本门槛。