3. PIC设计流程与代工生态
硅光PIC（Photonic Integrated Circuit）的设计不是“画完版图就结束”，而是一条从规格定义到最终测试验证的完整工程链。与纯CMOS电路相比，PIC的独特之处在于：光在波导中传播，对尺寸、折射率、温度、工艺偏差极其敏感，因此设计流程必须与代工厂的PDK（Process Design Kit）深度绑定，并通过MPW（Multi-Project Wafer）多项目晶圆实现低成本流片验证。理解这条链路，是判断“一个PIC项目能否落地”的基础。
一、规格定义：把系统需求翻译成可制造的光电指标
规格定义阶段的核心任务，是把上层系统需求（如400G DR4、相干收发、FMCW激光雷达）拆解为可被PDK元件实现的光学、电学、热学指标。典型规格包括：工作波长（如O波段1310nm或C波段1550nm）、通道数、每通道速率、插入损耗预算、消光比、带宽、功耗、芯片尺寸、工作温度范围，以及封装形式（如COB、Butterfly、QSFP-DD）。
以400G DR4为例，规格可初步定为：4通道×100G PAM4，波长1310nm，单通道速率53.125GBd，调制器采用MZM或微环，探测器采用Ge PD，光纤耦合采用边缘耦合或光栅耦合。此时必须同步确认代工厂PDK是否支持这些元件，以及其工艺角（corner）下的性能范围。规格定义不是“写需求文档”，而是与PDK能力反复对齐的过程。
二、原理图设计：用PDK元件搭建光电链路
原理图设计阶段，设计者在EDA工具（如Luceda IPKISS、Synopsys OptoDesigner、Cadence Virtuoso配合光子PDK）中调用PDK提供的参数化元件：波导、MMI、定向耦合器、MZM、微环、Ge PD、加热器、调制器驱动接口等。每个元件都有S参数模型或紧凑模型，用于快速仿真链路预算。
关键操作包括：确定波导宽度与刻蚀深度（如220nm SOI、500nm宽、70nm浅刻蚀）、选择耦合器类型、分配光功率预算、设置偏置点。例如，一个MZM链路预算可写为：激光器输出+10dBm，光栅耦合器-3dB，分束器-3dB，MZM插入损耗-5dB，波导传输损耗-0.5dB/cm×2cm=-1dB，最终到达PD约-2dBm。若PD灵敏度为-10dBm，则链路余量8dB，满足要求。这一阶段必须用仿真验证，而不是凭经验估算。
三、版图实现：从原理图到可流片的GDSII
版图实现是把原理图映射为物理几何图形，并满足代工厂的DRC（Design Rule Check）和LVS（Layout Versus Schematic）。硅光版图有其特殊性：光波导需要平滑弯曲（最小弯曲半径由PDK规定，如10μm），避免直角；光路与电学走线需要分层隔离；热光调制器需要预留加热器与电极；光栅耦合器需要精确的周期与占空比。
版图完成后，必须进行DRC检查，确认最小线宽、最小间距、波导与掺杂区距离等满足工艺要求。随后进行LVS，确保版图与原理图一致。最后导出GDSII文件，提交代工厂。此时还需准备流片表单（Tape-out Form），包括层号、工艺选项、芯片尺寸、划片道宽度等。
四、流片与MPW：低成本验证的必经之路
硅光流片成本极高，一次完整掩模版费用可达数十万至数百万美元。因此，MPW（Multi-Project Wafer）成为高校和初创公司验证PIC的首选：多个项目共享一套掩模版，按面积分摊费用。典型MPW周期为3~6个月，代工厂如IMEC、AIM Photonics、GlobalFoundries、Tower Semiconductor、中芯国际等均提供MPW服务。
选择代工厂时需关注：PDK成熟度、元件库丰富度、工艺节点（如90nm、65nm）、是否支持Ge PD和调制器、MPW排期、封装与测试配套能力。例如，IMEC的SiPh平台支持220nm SOI和Ge PD，适合高速收发器；AIM Photonics提供多项目晶圆，适合北美科研项目。选择错误代工厂可能导致PDK元件不满足规格，返工成本极高。
五、封装与测试：从裸片到可交付模块
流片回来的裸片需要经过封装才能与光纤和电接口连接。常见封装形式包括：边缘耦合+光纤阵列（FA）、光栅耦合+垂直光纤、COB（Chip-on-Board）、Butterfly封装。封装过程中需关注耦合损耗、热管理、高频电接口（如GSG探针或Wire Bond）。
测试分为晶圆级测试和模块级测试。晶圆级测试使用光探针台和电探针，测量波导损耗、调制器Vπ、PD响应度等；模块级测试则测量眼图、误码率、消光比、带宽。例如，一个400G DR4模块的测试项包括：每通道53.125GBd PAM4眼图、TDECQ、RIN、灵敏度。若TDECQ>3.4dB，则需回溯调制器偏置或驱动电压。
六、关键判断与常见陷阱
整条链路中，最容易出问题的环节往往不是设计本身，而是“规格与PDK能力不匹配”。例如，规格要求调制器带宽>50GHz，但所选PDK的MZM在工艺角下仅能到35GHz，此时必须更换调制器类型或代工厂。另一个常见陷阱是忽略封装耦合损耗：光栅耦合器在PDK中仿真损耗为-2.5dB，但实际封装后因对准偏差可能恶化到-4dB，导致链路余量不足。
因此，建议在规格定义阶段就建立“链路预算表”，并在每个阶段更新实际值。流片前必须完成DRC/LVS，封装前必须确认光纤耦合方案，测试前必须明确判定标准。只有把规格、设计、流片、封装、测试串成闭环，PIC项目才具备可复现的工程价值。