2. 硅光PIC材料与工艺平台认知
硅光PIC的版图设计并不是在“空白画布”上作画，而是在一套由材料体系、工艺能力和设计规则共同限定的“可制造空间”内布局。理解SOI、SiN、SiGe等平台的特点，以及流片厂PDK的组成、层定义、最小线宽/间距和DRC，是后续所有版图与布线决策的前提。
一、三种主流材料平台：各自擅长什么
硅光平台的核心差异来自波导芯层与包层的折射率差、透明窗口和可集成的有源能力。
- SOI（绝缘体上硅）：以埋氧层（BOX）上的单晶硅为芯层，典型芯层厚度220 nm或300 nm，包层为SiO₂。硅与SiO₂折射率差大（约3.48 vs 1.44），波导弯曲半径可小到5～10 μm，适合高密度无源器件与调制器。但硅在1.31/1.55 μm波段为间接带隙，不能高效发光，激光器通常需外贴或异质集成。
- SiN（氮化硅）：芯层Si₃N₄，折射率约2.0，与SiO₂的折射率差较小，弯曲半径通常需几十微米，器件尺寸偏大。优势是透明窗口宽（可见光到中红外）、传输损耗低（可低于0.1 dB/cm）、热光系数适中，适合做低损耗延迟线、可见光波导和窄线宽外腔激光器。
- SiGe（硅锗）：在硅上外延SiGe层，通过调节Ge组分改变带隙与折射率。常用于Ge光电探测器（吸收1.55 μm光）和SiGe电光调制器，也可作为应变工程层提升载流子迁移率。SiGe通常不是独立波导平台，而是与SOI结合形成“SOI+SiGe”有源集成方案。
实际选型时，可先看工作波段与损耗预算：若需高密度集成和调制，优先SOI；若需低损耗、宽谱或可见光，考虑SiN；若需片上探测或高速调制，则关注SiGe或异质集成能力。
二、PDK：流片厂交给设计者的“工艺合同”
PDK（Process Design Kit）是流片厂把工艺能力翻译成设计者可用信息的集合。它通常包含以下组成部分：
- 层定义（Layer Map）：把GDSII中的层号/数据类型映射到具体工艺层，例如“层1/0 = 硅波导”“层2/0 = 掺杂区”“层3/0 = 金属1”。版图里画错层号，流片结果就完全不对。
- 器件库：参数化的波导、弯曲、MMI、光栅耦合器、调制器等单元，每个单元附带推荐尺寸、插入损耗、带宽等典型值。
- 设计规则：最小线宽、最小间距、最小包围、密度、角度限制等，通常以DRC规则文件形式提供。
- 工艺叠层与截面信息：各层厚度、折射率、掺杂浓度范围，用于光学仿真和电学仿真。
- 验证与提取文件：DRC、LVS、寄生提取规则，以及用于仿真的紧凑模型。
三、层定义与最小尺寸：版图的第一道约束
以某220 nm SOI工艺为例，常见层定义与最小尺寸示例如下（具体数值以实际PDK为准）：
| 层号/类型 | 工艺层 | 最小线宽 | 最小间距 | 说明 |
|---|---|---|---|---|
| 1/0 | Si 波导 | 0.18 μm | 0.20 μm | 单模条波导典型宽0.45 μm |
| 2/0 | Si 平板/刻蚀 | 0.30 μm | 0.30 μm | 用于脊波导或光栅 |
| 3/0 | P 掺杂 | 0.50 μm | 0.40 μm | 调制器/探测器区域 |
| 4/0 | N 掺杂 | 0.50 μm | 0.40 μm | 与P区形成结 |
| 5/0 | 接触孔 | 0.20 μm | 0.20 μm | 连接掺杂区与金属 |
| 6/0 | 金属1 | 0.30 μm | 0.30 μm | 电极与互连 |
这些数字不是“建议”，而是工艺光刻与刻蚀能力决定的硬边界。例如0.18 μm线宽对应深紫外光刻的分辨率极限附近，低于它可能导致波导断裂或侧壁粗糙度剧增，进而带来额外散射损耗。
四、DRC：把“能不能做”变成“能不能过”
DRC（Design Rule Check）是用规则文件自动检查版图是否违反工艺约束。它不关心电路功能，只回答“这个图形在制造上是否安全”。常见检查项包括：
- 宽度检查：任何一层图形的最小宽度是否达标。
- 间距检查：同层或不同层图形之间的最小间隔。
- 包围/延伸检查：如接触孔必须被金属完全包围，且包围量不小于某值。
- 密度检查：单位面积内某层图形占比是否在允许范围内，避免刻蚀负载效应导致厚度不均。
- 角度与网格检查：非45°角、非整数网格点可能被禁止或需特殊处理。
实际工作中，DRC通常在完成一个模块后立即运行，而不是等整颗芯片画完。例如画完一个MMI后，先检查其输入/输出波导与相邻波导的间距是否满足0.20 μm，再继续布线。这样能把错误定位在局部，避免后期大面积返工。
五、从平台到版图：一个选型与检查的闭环
假设要设计一个1.55 μm波段的马赫-曾德尔调制器，可按下述思路推进：
- 确定平台：需要高速调制和紧凑尺寸，选择SOI平台，芯层220 nm。
- 查PDK层定义：调制器波导用层1/0，掺杂用层3/0和4/0，电极用层6/0。
- 设定关键尺寸：波导宽0.45 μm，脊刻蚀深度70 nm，掺杂区距波导边缘0.3 μm（满足最小间距0.20 μm并留余量）。
- 绘制版图后运行DRC：检查波导最小宽度、掺杂区间距、接触孔包围、金属密度。
- 根据DRC报告修正：若某处金属间距报错，调整布线间距或改走线层；若密度不足，添加虚设图形（dummy fill）。
- DRC清零后，导出GDSII并附上层映射表，交付流片厂。
这个闭环中，PDK提供“规则”，DRC提供“检查”，而设计者的判断体现在：在规则允许的范围内，如何选择尺寸和布局，使光学损耗、调制效率、工艺容差达到平衡。例如波导宽度取0.45 μm而非最小0.18 μm，是因为单模条件和低损耗需要；掺杂间距取0.3 μm而非最小0.20 μm，是为了降低光吸收又保证电学接触。
掌握这些平台特点、PDK组成和DRC逻辑后，后续的波导布线、器件布局和版图验证就有了明确的边界和判断依据。