1. 互连技术演进与先进互连材料工艺整合导论
集成电路的性能、功耗与可靠性，越来越不取决于单个晶体管有多快，而取决于晶体管之间“怎么连、用什么连、连得多好”。当特征尺寸进入纳米节点后，互连的RC延迟在关键路径总延迟中的占比常常超过晶体管本征延迟，互连因此从“附属布线”上升为决定芯片性能的核心工程对象。本章作为全课程导论，先建立一条从铝到铜、再到新型金属与低k介质的技术演进主线，再说明“工艺整合工程”究竟在整合什么，最后给出课程地图。
一、为什么互连会成为瓶颈
互连的等效电学行为可以用一段分布RC线来近似描述。单位长度电阻 R = ρ/(w·h)，单位长度电容 C ≈ ε₀ε_r·(w/t + 侧壁耦合项)，其中 ρ 为金属电阻率，w、h 为线宽与线厚，t 为介质厚度，ε_r 为介质相对介电常数。线宽缩小使 R 按 1/w 上升，而 C 基本不随缩小而下降，于是 RC 延迟随尺寸缩小反而恶化。更关键的是，当金属线宽接近或小于电子平均自由程（铜约39 nm）时，晶界散射与表面散射使有效电阻率显著高于体电阻率，这就是尺寸效应。
由此可以提炼出互连演进的三条驱动逻辑：降电阻（更低ρ的金属、更大晶粒、更好阻挡层）、降电容（低k及超低k介质、空气隙）、提可靠性（抗电迁移、抗应力迁移、抗介质击穿）。任何一代互连材料的更替，本质上都是在这三条约束下重新求最优解。
二、从铝互连到铜互连：一次范式转换
铝互连时代采用“沉积—光刻—刻蚀—填介质”的减法工艺，铝电阻率约2.7 μΩ·cm，配合SiO₂（k≈4.2）。铝的优点是易刻蚀、与SiO₂附着力好；致命弱点是电迁移阈值低，电流密度上限通常只有约10⁵ A/cm²量级，且随线宽缩小，Al晶粒中的竹节结构导致局部失效。
铜的电阻率约1.7 μΩ·cm，比铝低约35%，抗电迁移能力高约一个数量级，因此成为0.13 μm节点之后的主流。但铜带来两个工程难题：一是铜在硅和SiO₂中扩散极快，会形成深能级复合中心，必须引入Ta/TaN等阻挡层；二是铜难以用反应离子刻蚀形成精细图形，于是工艺从减法转为大马士革（Damascene）加法工艺——先刻蚀介质沟槽与通孔，再依次沉积阻挡层/种子层、电镀铜填充、退火、化学机械抛光（CMP）去除多余铜。双大马士革把通孔与沟槽一次填充，减少界面数量，是铜互连的标准流程。
铜互连的可靠性判据主要看电迁移寿命。Black方程给出 MTTF = A·J⁻ⁿ·exp(Ea/kT)，其中 J 为电流密度，n 通常取1~2，Ea 为激活能。铜中Ea约0.8~1.0 eV，明显高于铝的0.5~0.7 eV，这正是铜抗电迁移优势的物理来源。工程上通过Cu-Mn或Cu-Al自形成阻挡层、掺杂改善界面，可进一步提升Ea。
三、低k介质：与铜并行的另一条主线
降低电容最直接的办法是降低介质介电常数。SiO₂的k≈4.2，掺氟（FSG）约3.5~3.7，掺碳氧化硅（SiCOH）约2.7~3.0，多孔SiCOH可降到2.2~2.5。但k越低，机械模量越低、疏水性越差、等离子体损伤越敏感，CMP时易开裂、封装时易分层。因此低k从来不是孤立材料问题，而是与刻蚀、清洗、CMP、封装协同的整合问题。
四、钴、钌、钼：后铜时代的候选金属
当线宽进入10 nm以下，铜的尺寸效应使其有效电阻率急剧上升，同时阻挡层占据的截面积比例越来越大（TaN/Ta约2~3 nm，在10 nm线宽下占比可达30%以上）。于是业界转向两类思路：一是在铜外包覆或替代，二是用无需厚阻挡层的新型金属。
- 钴（Co）：电阻率约6.2 μΩ·cm，但电子平均自由程短（约10 nm），在极细线宽下有效电阻率反而可能低于铜；与铜附着力好，常作为铜的衬垫或接触层。
- 钌（Ru）：电阻率约7.1 μΩ·cm，平均自由程约6~7 nm，尺寸效应弱，且可直接与铜或介质接触，有望省去TaN阻挡层，实现“无阻挡层”互连。
- 钼（Mo）：电阻率约5.3 μΩ·cm，熔点高（2623 ℃），抗电迁移极佳，且可用干法刻蚀，适合做减法工艺的精细金属线，在3D NAND字线等场景已有应用。
选择哪种金属，不能只看体电阻率，而要看“有效电阻率—线宽”曲线、阻挡层需求、填充能力、刻蚀/抛光兼容性以及成本。这正是工艺整合要回答的问题。
五、工艺整合工程的基本内涵
工艺整合（Process Integration）不是把各道工序简单串起来，而是在电学性能、可靠性、良率、成本四大约束下，寻找一套自洽的工艺窗口。它要处理三类耦合：
- 前后道耦合：晶体管应力、接触孔形貌会影响互连填充与电阻。
- 工序间耦合：刻蚀残留影响阻挡层覆盖，CMP碟形凹陷影响后续叠层平整度。
- 材料间耦合：低k介质与铜、阻挡层、清洗液之间的化学与机械相容性。
整合工程师的核心工具是“工艺窗口”与“失效模式分析”：先定义关键参数（如沟槽深宽比、阻挡层厚度、铜晶粒尺寸、k值漂移），再通过实验设计（DOE）确定窗口边界，最后用WAT电学测试与可靠性测试验证。
六、课程地图
本课程后续将沿四条线展开：材料线（铜、Co/Ru/Mo、低k、阻挡层与籽晶层）、工艺线（大马士革、电镀、CMP、刻蚀与清洗）、整合线（工艺窗口、良率、可靠性、三维集成）、表征与测试线（电阻、电容、电迁移、TDDB）。本章的演进逻辑将作为后续每一章的判断基准。