4. 水声信号采集系统硬件架构

水声信号采集系统要完成的核心任务，是把水听器或换能器输出的微弱模拟电信号，经过调理、放大、滤波后，转换为数字量送入处理单元，再由处理单元完成波束形成、滤波、检测、解调或数据打包上传。整条链路中任何一个环节的增益、带宽、噪声或时序设置不当，都会在最终数据中留下难以挽回的痕迹。因此理解硬件架构，不只是记住几个模块名称，而是要清楚每个模块"为什么存在、承担什么指标、与前后级如何匹配"。

典型的水声采集硬件链路可以概括为：前端调理电路 → 放大器 → 滤波器 → ADC → FPGA/DSP 处理单元 → 数据接口。若系统需要发射或回放，还会包含 DAC 支路。下面按信号流向逐一展开，并给出可操作的参数设计思路。

前端调理电路：把"不合适"的信号变成"可处理"的信号

水听器输出往往是差分小信号，源阻抗可能从几十欧到几千欧不等，且常带有直流偏置或共模干扰。前端调理电路的第一职责是阻抗变换与缓冲：用高输入阻抗的仪表放大器或缓冲器承接传感器，避免后级负载拉低信号。第二职责是共模抑制与保护：海洋环境中电缆长、接地复杂，共模电压可能较大，需通过差分输入结构和限流/钳位器件保护后级。第三职责是直流偏置设置，把信号抬升到 ADC 输入共模电压附近，例如单电源 3.3 V 系统中把静态点设在 1.65 V。

设计时要先算清动态范围。假设水听器灵敏度为 −200 dB re 1 V/μPa，接收 120 dB 声压级信号，则输出约 1 μV 量级；而强信号可能达到数十毫伏。若 ADC 满量程为 2 Vpp，总增益需在 40～100 dB 之间可调，才能兼顾弱信号分辨率与强信号不饱和。这正是可编程增益放大器（PGA）存在的理由。

放大器与滤波器：增益分配与抗混叠

放大通常分两级：第一级低噪声前置放大器靠近传感器，尽量以最小噪声系数提供 20～40 dB 增益，使后级噪声不再主导；第二级为 PGA，按量程切换增益。增益分配的原则是前级重噪声、后级重动态，避免单级增益过大导致带宽下降或饱和。

滤波器最关键是抗混叠低通。若采样率 fs = 200 kHz，则奈奎斯特频率为 100 kHz，低通截止应略低于 100 kHz，例如 80 kHz，并保证在 100 kHz 处有足够衰减。以二阶巴特沃斯为例，80 kHz 截止、100 kHz 处衰减约 6 dB，往往不够；工程上常选四阶或八阶，或提高过采样率后再数字抽取。举例：若目标是在 100 kHz 处衰减 ≥ 60 dB，四阶巴特沃斯在截止 60 kHz 时可提供约 48 dB，需六阶或配合 2 倍过采样。实际选型应查滤波器阶数与衰减公式核算，不能凭感觉。

ADC 与 DAC：数字化环节的关键参数

ADC 选型看四个量：分辨率、采样率、通道数、同步性。水声信号常需 16～24 位、每通道 50～500 kSPS。有效位数（ENOB）比标称位数更重要，它综合了噪声与失真。多通道阵列采集必须使用同步采样 ADC 或共享采样保持，否则通道间相位误差会破坏波束形成。DAC 支路用于发射波形或回放校准信号，需关注建立时间、更新率与重建滤波器。

FPGA/DSP 与数据接口：实时处理与可靠传输

FPGA 擅长高速并行接口、多通道数据对齐、数字下变频与抽取滤波；DSP 擅长复杂算法与浮点运算。典型分工是 FPGA 完成 ADC 数据接收、时间戳打标、FIR 抽取和缓存，DSP 或上位机完成检测与识别。数据接口可选千兆以太网、USB 3.0、光纤或 LVDS，选择依据是持续吞吐量：例如 32 通道 × 24 位 × 200 kSPS ≈ 153.6 Mbps，千兆以太网可承载，但需预留协议开销与突发余量。