2、MCU时钟树基础：时钟源类型与系统时钟分配
时钟树是MCU的“心跳”系统，所有外设（包括UART）的波特率精度、DMA传输速率都直接依赖时钟树的正确配置。理解时钟源类型、系统时钟（SYSCLK）与总线时钟（APB1/APB2/AHB）的层级关系，是后续配置UART波特率和DMA触发源的前提。
2.1 时钟源类型与特性对比
MCU通常提供5种时钟源，分为内部振荡器和外部晶振两类。不同时钟源在精度、功耗、启动时间上差异显著，需根据应用场景选择。
| 时钟源 | 全称 | 典型频率 | 精度 | 启动时间 | 主要用途 |
|---|---|---|---|---|---|
| HSE | 高速外部晶振 | 4~16 MHz | 高（0.005%） | 较长（ms级） | 系统主时钟、PLL输入 |
| HSI | 高速内部RC振荡器 | 8 MHz（可微调） | 中等（1%） | 极短（μs级） | 上电默认时钟、低功耗模式 |
| LSE | 低速外部晶振 | 32.768 kHz | 高（0.001%） | 较长（s级） | RTC、日历、低功耗定时 |
| LSI | 低速内部RC振荡器 | 32 kHz（约） | 低（5~10%） | 极短（μs级） | 独立看门狗（IWDG）、RTC备用 |
| PLL | 锁相环倍频器 | 由输入×N/M | 继承输入精度 | 中等（ms级） | 产生高频SYSCLK（最高主频） |
工程提示：UART通信对时钟精度敏感。当使用HSI作为系统时钟时，其1%的误差可能导致115200 bps以上波特率出现帧错误。建议UART应用优先选择HSE+PLL组合，或使用HSI后通过软件校准。
2.2 时钟树结构框图
下图展示了典型MCU时钟树的完整路径：从时钟源选择、PLL倍频，到SYSCLK分配至各总线与外设时钟域。
2.3 系统时钟（SYSCLK）与总线时钟的层级关系
SYSCLK经过三级预分频器逐级分配，形成不同频率的总线时钟域。理解这一层级关系对配置外设时钟使能（RCC寄存器）至关重要。
- SYSCLK → AHB总线（HCLK）：SYSCLK通过AHB预分频器（1/2/4/8/16/64/128/256/512分频）产生HCLK。HCLK是CPU内核、存储器、DMA控制器以及所有AHB外设的时钟。
- AHB → APB1总线（PCLK1）：HCLK通过APB1预分频器（1/2/4/8/16分频）产生PCLK1。APB1是低速外设总线，最大频率通常限制在36MHz或更低。UART2/3/4/5、I2C1/2、SPI2、定时器2~7等挂载在此总线上。
- AHB → APB2总线（PCLK2）：HCLK通过APB2预分频器（1/2/4/8/16分频）产生PCLK2。APB2是高速外设总线，最大频率可达系统主频。UART1、SPI1、定时器1/8/9/10/11、ADC等挂载在此总线上。
关键规则：APB1和APB2预分频器的分频系数会影响UART外设的时钟输入。当APBx预分频系数不为1时，定时器时钟频率会自动加倍（×2），但UART时钟直接使用PCLKx，不会自动加倍。因此配置UART波特率时，必须准确获取PCLKx的实际频率值。
2.4 典型时钟配置流程（以UART应用为例）
以下代码展示了使用HSE+PLL产生72MHz SYSCLK，并分配至各总线的典型配置流程（基于STM32F1系列寄存器操作）。
/* 1. 使能HSE并等待就绪 */
RCC->CR |= RCC_CR_HSEON;
while (!(RCC->CR & RCC_CR_HSERDY));
/* 2. 配置PLL：HSE 8MHz × 9 = 72MHz */
RCC->CFGR |= RCC_CFGR_PLLSRC_HSE; // PLL时钟源选择HSE
RCC->CFGR |= RCC_CFGR_PLLMULL9; // PLL倍频系数×9
/* 3. 使能PLL并等待就绪 */
RCC->CR |= RCC_CR_PLLON;
while (!(RCC->CR & RCC_CR_PLLRDY));
/* 4. 配置AHB/APB1/APB2预分频器 */
RCC->CFGR |= RCC_CFGR_HPRE_DIV1; // AHB = SYSCLK / 1 = 72MHz
RCC->CFGR |= RCC_CFGR_PPRE2_DIV1; // APB2 = HCLK / 1 = 72MHz
RCC->CFGR |= RCC_CFGR_PPRE1_DIV2; // APB1 = HCLK / 2 = 36MHz
/* 5. 切换系统时钟为PLL输出 */
RCC->CFGR |= RCC_CFGR_SW_PLL;
while ((RCC->CFGR & RCC_CFGR_SWS) != RCC_CFGR_SWS_PLL);
常见陷阱：配置时钟切换时，必须等待SWS状态位确认时钟已稳定切换，否则后续外设配置可能基于错误的时钟频率运行。此外，APB1最大频率不能超过36MHz（对于STM32F1），若HCLK为72MHz，APB1预分频必须设置为≥2。
2.5 时钟树配置对UART与DMA的影响
时钟树配置直接影响UART波特率精度和DMA传输速率，具体体现在以下三个方面：
| 影响因素 | 对UART的影响 | 对DMA的影响 |
|---|---|---|
| SYSCLK频率 | 决定UART波特率发生器的基准时钟 | 决定DMA控制器的工作频率（AHB时钟） |
| APBx预分频 | 直接决定UART外设时钟PCLKx的值 | 不影响DMA（DMA使用AHB时钟） |
| 时钟源精度 | 影响波特率误差，HSE优于HSI | 影响DMA传输时序的稳定性 |
| PLL倍频系数 | 间接影响，需确保PCLKx在UART允许范围内 | 间接影响，需确保AHB时钟不超过DMA最大频率 |
协同配置建议：在UART+DMA应用中，建议先通过时钟树配置获得稳定的SYSCLK和AHB时钟，再根据UART外设所在总线（APB1或APB2）计算PCLKx，最后用PCLKx计算UART波特率寄存器值。DMA的传输速率由AHB时钟决定，无需额外配置。