2. MCU时钟树架构：时钟源类型与拓扑结构

时钟树是MCU数字逻辑的“心跳”网络。所有外设（SPI、DMA、定时器、CPU内核）的时序行为都直接或间接由时钟树驱动。理解时钟源类型、分频/倍频机制以及拓扑结构，是配置SPI波特率和DMA传输时序的前提。

2.1 时钟源类型与特性对比

MCU内部通常集成4～5种时钟源，按精度和功耗分为高精度外部源和低功耗内部源。下表列出STM32系列典型时钟源的关键参数：

2.2 时钟树拓扑结构

时钟树并非简单的“源→外设”直连，而是经过多级选择器、分频器、倍频器和总线桥接的树状网络。下图展示典型MCU时钟树的核心路径：

2.3 时钟分频与倍频机制

时钟树的核心调节手段是分频和倍频。MCU通过PLL实现倍频，通过Prescaler实现分频，两者配合产生目标频率。

2.3.1 PLL倍频公式

以STM32F4系列为例，PLL输出频率计算公式为：

PLL_CLK = (HSE / M) × N / P

其中：
  M  = 输入分频系数（2～63）
  N  = 倍频系数（192～432）
  P  = 输出分频系数（2、4、6、8）
  HSE = 外部晶振频率（典型8 MHz）

示例：HSE=8 MHz, M=8, N=336, P=2
  PLL_CLK = (8 / 8) × 336 / 2 = 168 MHz

2.3.2 总线分频器配置

SYSCLK经过AHB Prescaler后产生HCLK（AHB总线时钟），再经过APB Prescaler产生PCLK（APB总线时钟）。下表列出典型分频组合：

SPI1通常挂接在APB2上（PCLK2），SPI2/SPI3挂接在APB1上（PCLK1）。SPI波特率计算公式为：

SPI_BaudRate = PCLK / (2 × (BRP + 1))

其中：
  PCLK = SPI所在APB总线时钟频率
  BRP  = SPI_CR1寄存器中的波特率分频系数（0～7）

示例：PCLK2=84 MHz, BRP=0 → SPI_BaudRate = 42 MHz
       PCLK1=42 MHz, BRP=1 → SPI_BaudRate = 10.5 MHz

2.4 时钟树配置对DMA+SPI协同的影响

DMA传输与SPI的协同设计必须考虑时钟域匹配问题：

• DMA时钟域：DMA控制器工作在HCLK（AHB时钟）域，其传输速率受HCLK频率限制。
• SPI时钟域：SPI外设工作在PCLK（APB时钟）域，其波特率受PCLK频率限制。
• 跨时钟域同步：当DMA向SPI发送数据时，数据从HCLK域跨越到PCLK域，硬件内部通过同步器处理，但若两时钟频率相差过大（如HCLK=168 MHz，PCLK=10 MHz），可能引入额外等待周期。

2.5 时钟树初始化代码示例

以下代码展示基于STM32 HAL库的时钟树配置流程，包含HSE、PLL、AHB/APB分频器设置：

void SystemClock_Config(void)
{
    RCC_OscInitTypeDef RCC_OscInitStruct = {0};
    RCC_ClkInitTypeDef RCC_ClkInitStruct = {0};

    // 1. 配置HSE为PLL输入源
    RCC_OscInitStruct.OscillatorType = RCC_OSCILLATORTYPE_HSE;
    RCC_OscInitStruct.HSEState = RCC_HSE_ON;
    RCC_OscInitStruct.PLL.PLLState = RCC_PLL_ON;
    RCC_OscInitStruct.PLL.PLLSource = RCC_PLLSOURCE_HSE;
    RCC_OscInitStruct.PLL.PLLM = 8;       // 输入分频：8 MHz / 8 = 1 MHz
    RCC_OscInitStruct.PLL.PLLN = 336;     // 倍频：1 MHz × 336 = 336 MHz
    RCC_OscInitStruct.PLL.PLLP = RCC_PLLP_DIV2; // 输出分频：336 / 2 = 168 MHz
    RCC_OscInitStruct.PLL.PLLQ = 7;       // USB/SDIO专用分频
    HAL_RCC_OscConfig(&RCC_OscInitStruct);

    // 2. 配置SYSCLK、AHB、APB分频
    RCC_ClkInitStruct.ClockType = RCC_CLOCKTYPE_HCLK | RCC_CLOCKTYPE_SYSCLK
                                | RCC_CLOCKTYPE_PCLK1 | RCC_CLOCKTYPE_PCLK2;
    RCC_ClkInitStruct.SYSCLKSource = RCC_SYSCLKSOURCE_PLLCLK;
    RCC_ClkInitStruct.AHBCLKDivider = RCC_SYSCLK_DIV1;     // HCLK = 168 MHz
    RCC_ClkInitStruct.APB1CLKDivider = RCC_HCLK_DIV4;      // PCLK1 = 42 MHz
    RCC_ClkInitStruct.APB2CLKDivider = RCC_HCLK_DIV2;      // PCLK2 = 84 MHz
    HAL_RCC_ClockConfig(&RCC_ClkInitStruct, FLASH_LATENCY_5);
}