1. XMC系列MCU概述：XMC1000/4000系列介绍、Cortex-M0/M4内核特性、中断控制器NVIC基础
XMC系列是英飞凌（Infineon）专为工业控制、电源转换、传感器与物联网应用打造的32位微控制器家族。该系列基于ARM Cortex-M处理器内核，在实时响应、外设集成与低功耗之间取得了精准平衡。本章作为课程起点，将系统梳理XMC1000与XMC4000两大子系列的核心差异、Cortex-M0/M4内核的关键特性，以及嵌套向量中断控制器（NVIC）的基础架构，为后续外部中断嵌套与优先级配置的实战调试奠定理论基础。
1.1 XMC1000与XMC4000系列对比
XMC系列按性能与目标应用分为两个主要分支：XMC1000（基于Cortex-M0）面向成本敏感、低功耗场景；XMC4000（基于Cortex-M4）面向高性能实时控制与数字信号处理。下表从核心、主频、存储、关键外设与典型应用五个维度进行对比：
| 对比维度 | XMC1000系列 | XMC4000系列 |
|---|---|---|
| 处理器内核 | ARM Cortex-M0（冯·诺依曼架构） | ARM Cortex-M4F（哈佛架构，带FPU） |
| 最高主频 | 32 MHz ~ 48 MHz | 80 MHz ~ 200 MHz |
| Flash / SRAM | 8 KB ~ 200 KB Flash / 3 KB ~ 16 KB SRAM | 128 KB ~ 2 MB Flash / 16 KB ~ 352 KB SRAM |
| 关键外设 | CCU4/CCU8（捕获/比较单元）、VADC、POSIF、LEDTS | CCU4/CCU8、HRPWM、高精度VADC、DAC、CAN、Ethernet、USB |
| 典型应用 | LED照明、小家电、传感器节点、简单电机控制 | 伺服驱动、光伏逆变、PLC、工业机器人、数字电源 |
1.2 Cortex-M0与Cortex-M4内核特性
理解两种内核的差异，是正确配置中断嵌套与优先级的前提。Cortex-M0追求极简与低功耗，而Cortex-M4在M0基础上增加了DSP指令集与单精度浮点单元（FPU）。
1.2.1 Cortex-M0 核心特性
- 指令集： ARMv6-M，仅支持Thumb/Thumb-2子集（56条指令），无硬件除法。
- 中断响应： 内置NVIC，支持最多32个外部中断（IRQ），固定4级抢占优先级（2位优先级位）。
- 异常模型： 仅支持咬尾中断（Tail-Chaining）和晚到中断（Late-Arriving），不支持中断嵌套硬件自动压栈优化。
- 调试： 支持SWD（串行线调试），不支持JTAG。
- 功耗： 典型CoreMark/mW表现优异，适合电池供电设备。
1.2.2 Cortex-M4 核心特性
- 指令集： ARMv7E-M，完整Thumb-2 + DSP扩展（SIMD、饱和运算） + 单精度FPU（v4版本可选）。
- 中断响应： NVIC支持最多240个外部中断，8~256级可编程优先级（优先级位宽3~8位，由芯片实现决定）。
- 异常模型： 支持硬件压栈、咬尾、晚到、以及抢占式嵌套自动保存/恢复上下文。
- 总线架构： 哈佛结构（指令总线与数据总线分离），支持独立D-Cache与I-Cache（部分型号）。
- 性能： 1.25 DMIPS/MHz，支持单周期MAC与FPU运算。
1.3 中断控制器NVIC基础
嵌套向量中断控制器（NVIC）是ARM Cortex-M处理器内核的一部分，负责管理所有外部中断与系统异常。NVIC的核心功能包括：使能/除能中断、设置中断优先级、处理中断挂起与活跃状态、以及向量表查找。
1.3.1 NVIC关键寄存器
| 寄存器组 | 功能描述 | 访问方式 |
|---|---|---|
| ISER (Interrupt Set-Enable Register) | 写1使能对应中断；读返回当前使能状态 | 字/半字/字节 |
| ICER (Interrupt Clear-Enable Register) | 写1除能对应中断 | 字/半字/字节 |
| ISPR (Interrupt Set-Pending Register) | 写1将中断置为挂起状态（软件触发中断） | 字/半字/字节 |
| ICPR (Interrupt Clear-Pending Register) | 写1清除挂起状态 | 字/半字/字节 |
| IABR (Interrupt Active Bit Register) | 只读，指示当前哪些中断正在被服务 | 字/半字/字节 |
| IPR0~IPRn (Interrupt Priority Registers) | 每8位对应一个中断的优先级（高2位或高4位有效） | 字节访问 |
1.3.2 优先级分组与嵌套规则
NVIC通过应用程序中断与复位控制寄存器（AIRCR）中的PRIGROUP字段，将优先级寄存器中的位拆分为抢占优先级和子优先级两部分：
- 抢占优先级： 决定一个中断能否打断另一个正在服务的中断。数值越小，优先级越高。
- 子优先级： 当两个中断具有相同抢占优先级时，子优先级决定它们同时挂起时的响应顺序；子优先级不影响嵌套。
XMC4000系列通常实现4位优先级位（即IPR寄存器高4位有效），支持以下分组方式：
| PRIGROUP值 | 抢占优先级位数 | 子优先级位数 | 抢占等级数 | 子等级数 |
|---|---|---|---|---|
| 0 | 4 | 0 | 16 | 1 |
| 1 | 3 | 1 | 8 | 2 |
| 2 | 2 | 2 | 4 | 4 |
| 3 | 1 | 3 | 2 | 8 |
| 4 | 0 | 4 | 1 | 16 |
1.4 XMC中断系统架构总览
下图展示了XMC系列MCU从外设事件产生到CPU内核响应的完整中断路径，重点突出NVIC在其中的核心调度角色：
1.5 中断向量表与ISR入口
所有Cortex-M处理器在启动时从地址0x00000000读取初始堆栈指针（MSP），从0x00000004读取复位向量。后续地址依次存放各个异常与中断的服务函数入口地址。XMC系列支持向量表重定位（通过VTOR寄存器），允许将向量表放置在Flash或SRAM中的任意位置，这在动态更新ISR或使用Bootloader时至关重要。
/* 示例：XMC4000系列中断向量表片段（简化） */
__attribute__((section(".vectors")))
void (* const g_pfnVectors[])(void) = {
(void (*)(void))((uint32_t)&__StackTop), // 0x00000000: 初始MSP
&Reset_Handler, // 0x00000004: 复位向量
&NMI_Handler, // 0x00000008: NMI
&HardFault_Handler, // 0x0000000C: 硬错误
&MemManage_Handler, // 0x00000010: 内存管理（M4可选）
&BusFault_Handler, // 0x00000014: 总线错误（M4可选）
&UsageFault_Handler, // 0x00000018: 用法错误（M4可选）
/* ... 系统异常 ... */
&SCU_0_IRQHandler, // 0x00000040: SCU中断（XMC4000）
&ERU0_0_IRQHandler, // 0x00000044: ERU中断（外部请求单元）
&P0_0_IRQHandler, // 0x00000048: PORT0引脚中断
/* ... 更多外设中断 ... */
};