2. 存储系统核心组件：片上SRAM、Flash控制器、外部存储器接口与DMA引擎
XMC系列工业控制SOC的存储系统由多个紧密协作的硬件模块构成，理解每个组件的角色与配置边界是进行参数调优与验证的前提。本章逐一剖析片上SRAM、Flash控制器、外部存储器接口（SDRAM/NOR/NAND）以及DMA引擎的核心特性、配置要点与互操作关系。
2.1 片上SRAM：紧耦合存储与多Bank映射
片上SRAM是CPU与DMA直接访问的最高速存储层级，通常分为多个物理Bank以支持并行访问和低延迟仲裁。XMC系列典型配置包含以下区域：
| SRAM区域 | 容量范围 | 访问延迟（周期） | 典型用途 |
|---|---|---|---|
| TCM（紧耦合内存） | 16KB – 64KB | 0 等待（单周期） | 中断向量表、实时任务栈、临界区变量 |
| 系统SRAM（主Bank） | 64KB – 512KB | 0–1 等待（可配置） | 全局变量、堆、DMA缓冲区 |
| 保留SRAM（低功耗域） | 4KB – 16KB | 1–2 等待 | 休眠唤醒上下文、RTC备份数据 |
配置要点： 系统SRAM的等待周期可通过
SRAM_CTRL.WAIT_CYCLES寄存器调整。在CPU频率超过120MHz时，建议设置为1个等待周期以保持时序裕量；低于80MHz时可设为0等待以获得最佳性能。
2.2 Flash控制器：预取缓冲与读加速策略
片上Flash的读取速度通常低于CPU主频，Flash控制器通过预取缓冲（Prefetch Buffer）和分支缓存（Branch Cache）来隐藏延迟。关键参数包括：
- 预取深度： 可配置为1、2、4或8个128位行（Line），深度越大，顺序执行命中率越高，但功耗增加。
- 等待周期： 根据系统时钟频率动态设置，典型映射为：
0–40 MHz → 0 wait，40–80 MHz → 1 wait，80–120 MHz → 2 wait，120–144 MHz → 3 wait。 - 指令/数据分区： 部分XMC型号支持将Flash控制器配置为指令预取优先或数据读取优先模式，适用于不同负载场景。
验证建议： 在Flash上运行CoreMark基准测试，同时通过GPIO翻转测量实际指令执行时间，对比不同预取深度下的性能差异。通常4行预取在工业控制代码中达到最佳平衡。
2.3 外部存储器接口：SDRAM / NOR / NAND 配置对比
XMC系列外部存储器控制器（EMC）支持同步（SDRAM）和异步（NOR/NAND）两种协议族。下表列出三种接口的关键配置参数：
| 参数 | SDRAM | NOR Flash | NAND Flash |
|---|---|---|---|
| 数据总线宽度 | 16 / 32 bit | 8 / 16 bit | 8 bit（复用） |
| 最大时钟频率 | 100 MHz（DDR可选） | 50 MHz（异步） | 40 MHz（EDO/NAND） |
| 时序寄存器组 | CAS/RAS/PRECHARGE/REFRESH | ALE/WE/OE/CE 建立保持时间 | ALE/CLE/WE/RE 时序控制 |
| ECC支持 | 无（依赖外部） | 无 | 硬件ECC（1bit/512B） |
| 典型应用 | 大容量数据缓冲、显示帧存 | 代码就地执行（XIP）、启动镜像 | 大容量日志、固件升级存储 |
常见配置陷阱： SDRAM的刷新周期（REFRESH）必须根据温度范围调整。工业级（-40°C ~ +85°C）建议将刷新间隔设为64ms/8192行（标准），若环境温度超过85°C，需缩短至32ms/8192行，否则可能发生数据丢失。
2.4 DMA引擎：存储系统数据流的核心调度器
DMA引擎负责在SRAM、Flash、外部存储器以及外设FIFO之间搬运数据，无需CPU干预。XMC系列DMA控制器通常包含以下特性：
- 通道数量： 8 – 16 个独立通道，支持链式描述符（Linked List）。
- 传输粒度： 字节（8bit）、半字（16bit）、字（32bit），支持源/目的地址对齐自动调整。
- 触发源： 硬件触发（定时器、ADC、UART RX/TX）与软件触发。
- 传输模式： 单次传输、循环传输、数据包传输（Packet Transfer）。
关键配置参数： 每个DMA通道需设置源地址、目的地址、传输计数（
CHx_CTRL.TRANSFER_COUNT）、突发大小（Burst Size，通常为4/8/16字）以及优先级。在存储系统测试中，建议使用内存到内存（M2M）模式验证DMA与SRAM/外部存储器的数据一致性。
2.5 存储系统整体架构与数据流
下图展示了XMC系列SOC存储系统的核心组件互联关系，以及典型数据流路径：
2.6 组件协同配置流程
在实际项目中，存储系统各组件的参数配置需遵循以下步骤，以确保整体时序收敛与带宽匹配：
- 确定系统时钟域： 配置PLL输出频率，计算CPU、AHB、APB时钟比例。
- 配置Flash等待周期： 根据CPU频率设置
FLASH_CTRL.WAIT_STATES，并启用预取缓冲。 - 初始化外部存储器接口： 按SDRAM/NOR/NAND数据手册设置时序寄存器，执行校准序列。
- 分配SRAM Bank： 将关键数据段（如中断向量、DMA描述符）映射到TCM或低延迟Bank。
- 配置DMA通道： 设置源/目的地址、传输大小、触发源，并构建链式描述符列表。
- 执行数据一致性测试： 使用DMA M2M模式在SRAM与外部存储器之间搬运已知模式数据，校验结果。
测试验证工具： 推荐使用XMC系列官方调试套件（DAVE™或FreeMASTER）的存储器监视窗口，实时观察SRAM/Flash/外部存储器的读写时序波形。在DMA传输过程中，通过断点检查描述符完成状态寄存器（
DMA_CHx_STAT.TCIF）确认传输无误。