3. LVDS接口标准详解
LVDS（Low-Voltage Differential Signaling，低压差分信号）是当前TFT LCD显示屏最主流的高速串行接口标准之一。本章从电气特性、差分信号原理、lane配置以及数据映射格式四个维度，系统拆解LVDS接口的核心技术细节，为后续驱动移植适配打下扎实基础。
3.1 LVDS电气特性
LVDS采用低压摆幅的差分信号传输，具有低功耗、高速率、强抗干扰等突出优势。其核心电气参数如下表所示：
| 参数 | 典型值 | 说明 |
|---|---|---|
| 差分电压摆幅 | ±350 mV | 信号线对之间电压差，远低于TTL/CMOS电平 |
| 共模电压 | 1.2 V | 差分对两根线对地的平均电压 |
| 单端电压摆幅 | 约 1.0 V ~ 1.4 V | 每根信号线对地的电压范围 |
| 传输速率 | 155 Mbps ~ 1.0 Gbps | 单lane数据率，取决于时钟频率和编码 |
| 输入阻抗 | 100 Ω | 接收端差分对之间匹配电阻 |
| 输出电流 | 3.5 mA | 驱动端恒流源输出 |
设计要点：LVDS接收端必须在差分对之间并联100Ω终端电阻，以匹配传输线阻抗并吸收反射信号。PCB走线时，差分对需等长、等距，避免阻抗不连续导致信号质量劣化。
3.2 差分信号原理
差分信号使用两根导线（P/N）传输一路信号，接收端检测两线之间的电压差，而非对地电压。这种结构带来三大优势：
- 抗共模噪声：外部电磁干扰在两根线上产生相同的共模噪声，差分接收器只响应差模分量，自动抵消共模干扰。
- 低电磁辐射：两根导线电流方向相反，产生的电磁场相互抵消，EMI显著低于单端信号。
- 低电压摆幅：仅需±350mV即可可靠传输，功耗远低于TTL（5V/3.3V）电平。
3.3 4-lane与8-lane配置
LVDS接口根据数据通道数量分为4-lane和8-lane两种主流配置。lane数量直接影响传输带宽和屏体分辨率支持能力。
| 配置 | 数据lane数 | 时钟lane数 | 总信号线数 | 典型分辨率 | 最大像素时钟 |
|---|---|---|---|---|---|
| 4-lane | 4 | 1 | 10（4对数据 + 1对时钟） | WXGA (1280×800) / HD (1366×768) | ~85 MHz |
| 8-lane | 8 | 1 | 18（8对数据 + 1对时钟） | Full HD (1920×1080) / WUXGA (1920×1200) | ~150 MHz |
选型建议：对于分辨率低于1366×768的屏体，4-lane配置即可满足带宽需求；对于1080P及以上分辨率，必须使用8-lane配置。部分高端屏体还支持双通道LVDS（即两组8-lane），用于4K分辨率传输。
3.4 数据映射格式：JEIDA与VESA
LVDS接口传输RGB像素数据时，需要将24位（或18位）像素数据分配到各个数据lane上。业界存在两种主流映射标准：JEIDA（日本电子工业协会）和VESA（视频电子标准协会）。两种格式的差异在于RGB各分量在lane中的比特位分配不同。
3.4.1 4-lane 24位映射对比
| 数据Lane | JEIDA 映射 | VESA 映射 |
|---|---|---|
| Lane 0 | R0, R1, R2, R3, R4, R5, G0 | R0, R1, R2, R3, R4, R5, G0 |
| Lane 1 | G1, G2, G3, G4, G5, B0, B1 | G1, G2, G3, G4, G5, B0, B1 |
| Lane 2 | B2, B3, B4, B5, Hsync, Vsync, DE | B2, B3, B4, B5, Hsync, Vsync, DE |
| Lane 3 | R6, R7, G6, G7, B6, B7, RSVD | R6, R7, G6, G7, B6, B7, RSVD |
关键差异：JEIDA与VESA在Lane 0~2的映射完全一致，差异仅在Lane 3中高位比特的排列顺序。JEIDA格式中，Lane 3的比特顺序为 R6→R7→G6→G7→B6→B7；VESA格式则为 R7→R6→G7→G6→B7→B6。驱动移植时，必须根据屏体规格书确认映射格式，否则显示颜色会完全错乱。
3.4.2 8-lane 24位映射对比
8-lane配置将24位像素数据分配到8个数据lane中，每个lane传输3位数据。JEIDA与VESA的差异同样体现在高位比特的排列顺序上。
| 数据Lane | JEIDA 映射 | VESA 映射 |
|---|---|---|
| Lane 0 | R0, R1, R2 | R0, R1, R2 |
| Lane 1 | R3, R4, R5 | R3, R4, R5 |
| Lane 2 | R6, R7, G0 | R7, R6, G0 |
| Lane 3 | G1, G2, G3 | G1, G2, G3 |
| Lane 4 | G4, G5, G6 | G4, G5, G6 |
| Lane 5 | G7, B0, B1 | G7, B0, B1 |
| Lane 6 | B2, B3, B4 | B2, B3, B4 |
| Lane 7 | B5, B6, B7 | B5, B6, B7 |
映射格式检测方法：在驱动调试阶段，可以先输出纯红色（R=0xFF, G=0x00, B=0x00）测试画面。如果显示为红色，说明映射格式正确；如果显示为蓝色或绿色，说明高位比特映射错误，需要切换JEIDA/VESA格式。这是最快速的格式验证手段。
3.5 驱动移植适配要点
在单片机驱动LVDS LCD屏时，需要重点关注以下三个配置项：
- lane数量配置：根据屏体分辨率选择4-lane或8-lane模式，在SoC的LVDS控制器寄存器中设置lane使能位。
- 映射格式选择：确认屏体规格书要求的JEIDA或VESA格式，在控制器中设置映射模式寄存器。
- 时钟极性配置：LVDS时钟lane的上升沿/下降沿数据采样极性需与屏体匹配，通常通过寄存器位控制。
实战经验：大部分国产LCD屏体默认使用JEIDA格式，而部分日系屏体（如Sharp、Japan Display）可能使用VESA格式。如果屏体规格书未明确标注，可以通过示波器测量数据lane上的比特顺序来反向推断映射格式。